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VHDL语言的并行执行HDL用于描述PLD器件的硬件连接关系，所以不同于一般的编程语言。其语句有并行和顺序之分，并行语句不分先后，只要条件满足就会同时执行。课堂练习采用元件例化，调用4位全加器，设计8位全加器，4位全加器实体说明如下：课堂练习-参考答案LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYadder8ISPORT( x,y :INSTD_LOGIC_VECTOR(7DOWNTO0); Cin :INSTD_LOGIC; Sum :OUTSTD_LOGIC_VECTOR(7DOWNTO0); cout :OUTSTD_LOGIC);ENDENTITYadder8;ARCHITECTUREstructuralOFadderIS COMPONENTadderIS PORT(x,y :INSTD_LOGIC_VECTOR(3DOWNTO0); Cin :INSTD_LOGIC; Sum :OUTSTD_LOGIC_VECTOR(3DOWNTO0); Cout :OUTSTD_LOGIC); ENDCOMPONENT; SIGNALcarry:STD_LOGIC;BEGINc0: adderPORTMAP( x=x(3downto0), y=y(3downto0), cin=Cin, sum=Sum(3downto0), Cout=carry );c1: adderPORTMAP( x=x(7downto4), y=y(7downto4), cin=carry, sum=Sum(7downto4), Cout=Cout );ENDARCHITECTUREstructural;课堂练习设计一个4位计数器课堂练习-参考答案LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYcounter4ISPORT( CLK :INSTD_LOGIC; Cout :OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDENTITYcounter4;ARCHITECTURErtlOFcounter4IS SIGNALCtr_in4 :STD_LOGIC_VECTOR(3DOWNTO0):=“0000”;BEGINCTR_P:Process(CLK)Begin IfCLK’eventandCLK=‘1’then Ctr_in4=Ctr_in4+‘1’; Endif;Endprocess; Cout=Ctr_in4;ENDARCHITECTUREstructural;课下作业：用所学的顺序或并行的条件及选择语句等多种方法实现三人表决器，并编译、仿真通过。VHDL的顺序描述与并行描述5.5SequentialandconcurrentVHDL1.Sequentialandconcurrentconditionals顺序条件语句与并发条件语句（2）ConcurrentWHENstatementa=value1WHENcondition1ELSEvalue2WHENconditon2ELSEvalue3;并发条件语句WHEN语句不能用在进程内Inconcurrentcode,eachlinestandsaloneandistriggeredintolifebyachangeonitsRHS.并发处理语句，彼此独立并且是由各自的代入符号右边的信号触发的▲语法14:顺序条件IF语句顺序语句类语法格式3：IF(条件1)THEN顺序处理语句1;ELSIF(条件2)THEN顺序处理语句2;
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