模拟电路与数字电路.ppt

图6-17用数据选择器组成三输入变量的表决器数据选择器除了可组成特定功能的组合逻辑电路外，数据选择器和数据分配器组合还可组成总线串行数据传输系统。总线串行数据传输系统可以实现用一根数据线来传输多位并行数据的目的，它的组成和示意图如图6-18所示。图6-18用数据选择器和译码器组成的串行数据总线传输系统该系统的传输并行数据的原理是：设要传输的八位并行数据从8选1数据选择器的数据输入端输入，数据选择器在顺序变化的地址信号驱动下，输出端Y依次接通不同的数据输入端Di，将数据输入端上的并行数据依次传输到数据总线上转化成串行数据，实现将并行数据转化成串行数据传输的目的；数据总线上的串行数据从数据分配器（3线—8线译码器）的控制端输入，在顺序变化的地址信号驱动下，数据分配器将数据总线上的串行数据依次传输到数据分配器不同的输出端上，实现将串行数据转化成并行数据的目的；串行数据总线传输系统通过并行转串行、串行转并行的两次变换，实现用一根数据总线来传输多位并行数据的目的。由上面的讨论可见，数据总线传输系统可等效于如图6-19所示的双刀多掷开关，所以，图6-19所示的总线传输系统通常又称为总线开关。图6-19双刀多掷开关6.2.6加法器加法器的逻辑功能是实现两个二进制数的相加，因计算机内部的加、减、乘、除算术运算通常是利用加法器来实施的，所以，加法器是构成计算机内部算术运算器（ALU）的基本单元。根据二进制数的运算法则可得全加器的真值表如表6-8所示。根据表6-8可得全加器的卡诺图如图6-20所示。表6-8全加器的真值表图6-20加法器逻辑变量的卡诺图根据式（6-32）和式（6-33）搭建的一位全加器逻辑图如图6-21（a）所示，图6-21（b）所示为全加器电路的符号。图6-21全加器的逻辑图及电路符号图6-22所示为串行进位的四位全加器。图6-22串行进位的四位全加器由图6-22可见，串行进位全加器电路的结构很简单，但运算的速度很慢，要完成四位二进制数的相加，因进位信号的逐级传递必须4个工作周期。提高运算速度的方法是将串行进位改成超前进位。根据式（6-37）和式（6-38）搭建的四位超前进位加法器74LS283的逻辑图如图6-23所示。图6-23四位超前进位加法器74LS283的逻辑图图6-24（a）所示为四位加法器的符号。利用加法器可以很方便地组成某些代码转换电路，下面来讨论用加法器实现将8421码转换成余3码或将余3码转换成8421码的电路。【例6-5】设计一个将输入的四位余3码信号转换成四位8421码输出。解设用变量Y表示余3码，用变量A表示8421码，由第1章的内容可知余3码和8421码的关系为Y3Y2Y1Y0-A3A2A1A0=0011（6-39）由式（6-39）可得输入为余3码，输出为8421码的转换关系为A3A2A1A0=Y3Y2Y1Y0-0011（6-40）式（6-40）是减法运算，利用原码和补码的关系可将式（6-40）转化成相加的运算。因0011十六进制数的补码是1101，所以，式（6-40）可以改写为A3A2A1A0=Y3Y2Y1Y0+1101（6-41）根据式（6-41），利用加法器74LS283搭建的代码转换电路如图6-24（b）所示。图6-24四位全加器的符号和例6-5的图6.2.7数值比较器用来比较两个数字大小的电路称为数值比较器。数值比较器同样也有一位和多位之分，下面先来讨论一位数值比较器。设输入的两个数字分别为A和B，两个数字相比较的结果只有YAB，YA=B和YAB三种，三种结果的逻辑关系真值表如表6-9所示。根据表6-9可得数值比较器的逻辑表达式为若选择与非门来搭建电路，则式（6-42）的输出变量变成反码，式（6-42）改写成根据式（6-43）搭建的数值比较器电路如图6-25（a）所示，图6-25（b）所示为四位数值比较器CC14585的符号。图6-25一位数值比较器的逻辑图和四位数值比较器符号由图6-25（b）可见，四位数值比较器CC14585除了正常的数据输入端外，还增加了用于扩展功能的扩展输入端IAB、IA=B和IAB。从集成电路手册上可查得这几个输入端的使用方法是如下。①只比较两个四位数时，扩展输入端IAB接低电平，扩展输入端IA=B和IAB接高电平。②当比较两个四位以上、八位以下的二进制数时，