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Quartus-II使用教程-完整实例2

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快捷工具栏：提供设置（setting），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。

菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。

信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。

所建工程的保存路径第二步：新建工程（filenewProjectWizard）

所建工程的保存路径

1工程名称：

顶层模块名（芯片级设计为实体名），要求

顶层模块名（芯片级设计为实体名），要求与工程名称相同

如果有已经存在的文件就在该过程中添加，软件将直接将用户所添加的文件添加到工程中。

工程名称

2添加已有文件（没有已有文件的直接跳过next）

3选择芯片型号（我们选择cyloneII系列下的EP2C70F896C6芯片）

(注：如果不下载到开发板上进行测试，这一步可以不用设置)

选择芯片快速搜索所需的芯片所选的芯片的系列型号

选择芯片

快速搜索所需的芯片

所选的芯片的系列型号

4选择仿真，综合工具（第一次实验全部利用quartus做，三项都选None，然后next）

选择时序分析仪选择第三方仿真工具，如果使用Quartus内部仿真工具则选择

选择时序分析仪

选择第三方仿真工具，如果使用Quartus内部仿真工具则选择none

选择第三方综合工具，如果使用Quartus内部综合工具则选择none

5工程建立完成（点finish）

工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA

工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况，以及模块名等等信息。

第三步：添加文件（filenewVHDLfile），新建完成之后要先保存。

我们选择

我们选择VerilogHDLFile设计文件格式既选择Verilog文本输入形式

第四步：编写程序

以实现一个与门和或门为例，Verilog描述源文件如下：

moduletest(a,b,out1,out2);

inputa,b;

outputout1,out2;

assignout1=ab;

assignout2=a|b;

endmodule

然后保存源文件；

第五步：检查语法（点击工具栏的这个按钮（startAnalysissynthesis））

语法检查成功，没有error级别以上的错误

语法检查成功，没有error级别以上的错误

该窗口显示了语法检查后的详细信息，包括所使用的io口资源的多少等内容，相应的英文名大家可以自己查阅

点击确定完成语法检查

第六步：（锁定引脚，点击工具栏的（pinplanner））

(注：如果不下载到开发板上进行测试，引脚可以不用分配)

顶层某块的输入输出口与物理的芯片端口想对应各个端口的输入输出类型

顶层某块的输入输出口与物理的芯片端口想对应

各个端口的输入输出类型

双击location为您的输入输出配置引脚。

选择为使用端口选项卡第七步：整体编译（工具栏的按钮（startComplilation））

选择为使用端口选项卡

该窗口给

该窗口给出综合后代码的资源使用情况既芯片型号等等信息。

第八步：testbench仿真

(1)

仿真环境配置:

(2)

点击菜单栏中processing,选择start，选择starttestbenchtemplatewrite。此时会自动生成testbench模板到项目文件夹simulation\modelsim里面，后缀为.vt

在quatusii界面打开…simulation\modelsim文件夹下的.vt文件

进行修改编辑，程序如下，修改完毕，保存：

(3)在项目管理窗器件上右击选择settings

打开如下界面:

点击

按照.vt内容(Testbenchname要和)填写上面内容,选择modelsim文件夹下.vt文件

记得点击Add

记得点击Add

依次点击确认，完成设置

(4)选择tools/options，在EDAToolOptions下确定ModelSim-Altera的中ModelSim.exe所在文件夹，通常在…modelsim_ase\win32aloem下

(5)

点击ToolsRUNEDAsimulationToolsRTLsimulation即可。

若无错误，系统可自动调用Modesim，

并弹出，

选择否来看仿真结果，波形窗口将出现以下仿真波形。