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数字电子技术基础
主讲人:侯建军教授
北京交通大学电子信息工程学院
状态化简
在进行同步时序逻辑电路设计时,
经常需要对原始状态转换图和原始状
态转换表进行状态化简。
状态化简能够减少状态数量,从
而实现电路系统的各方面优化。
思考:状态化简对电路的成本、
功耗、重量、体积、可靠性等方面有
哪些影响?
第四节同步时序逻辑电路的设计
状态化简——观察法
关键找出等价态。
状态等价的判别方法如下:X
S01
必要条件:在输入相同时,输出必须相同,nAB/0C/0
然后看次态是否等价。BE/1C/0
CD/0A/0
(1)次态相同或某些次态和各自的现态相同DE/1A/0
EE/1C/0
如:B、E等价,记为[B,E]。FG/1E/0
(2)次态交错GF/1E/0
S/Z
如:F和G,记为[F,G]。n+1n
第四节同步时序逻辑电路的设计
状态化简——观察法
SX01
(3)次态互为隐含条件n
AB/0C/0
A、C等价取决B、D,BE/1C/0
称B、D等价是A、C等价的隐含条件。CD/0A/0
DE/1A/0
同理,A、C等价是B、D等价的隐含条件。EE/1C/0
FG/1E/0
A、C和B、D互为隐含,
G
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