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综合实验报告
第四组
组长:韩欢陈洁钰侯旭涛高耀李欣昊李昊FPGA基础试验之流水灯
一、实验目的
通过此实验进一步了解、熟悉和掌握QuartusII开发软件的使用方法及Verilog语言的编程方法。学习简单时序电路的设计分析和硬件测试。
二、实验内容
1.熟悉信号产生板中的FPGA的普通I/O的连接;
2.根据实际的流水灯分析时序,体会用Verilog语言的编程产生相应时序;
3.熟悉集成开发工具QuartusII,学会使用QuartusII对Cyclone系列FPGA的程序开发、编译与调试;
4.掌握Cyclone系列FPGA的程序加载,熟练掌握将.sof文件加载到实验板的FPGA中,实现流水灯的效果。
三、实验原理
流水灯,顾名思义就是让LED像水一样的点亮。如果把流水做慢动作播放,可以想象到其实就是移动,即:把水块不断地向同一方向移动,而原来的水块保持不动,就形成了流水。同样,如果使得最左边的灯先亮,然后通过移位,在其右侧的灯,从左向右依次点亮,而已经亮的灯又不灭,便形成了向右的流水灯。初始状态时,四个灯都不亮,每来一个时钟脉冲,CLK,计数器就加1.这样通过移位依次点亮所有的灯,就形成了流水灯。而当四个灯都点亮时,需要一个操作使得所有的灯恢复为初始状态。然后,再一次流水即可。如果是右移位,就出现向右流水的现象;反之,向左流水。
四、实验要求
控制4个LED进行花式显示,根据硬件设施设计两种模式:S0:从全亮到全灭,再到全亮,依次循环;S1:从LED0开始依次点亮,为LED1亮,LED2亮,LED3亮,后再LED2亮,LED1亮,LED0亮,不停循环。即输出为:S0时,从0000到1111不停循环转换;S1时,0111,1011,1101,1110,1101,1011,0111不断循环。
五、实验步骤
(1)建立工程
(2)建立Verilog文件,编写相关程序
(3)将verilog文件编译为可视化电路图文件
(4)将可视化电路图文件添加输入输出组合成电路图文件
(5)编译语法及验证原理图
(6)根据需要分配管脚并进行编译
(7)下载编译后得到的文件.sof(在线方式),.pof(离线方式)。一般考虑用在线方式。
(8)显示实验结果
六、电路符号:
流水灯的电路符号如下图所示。sw1为模式选择输入。rst_n为复位信号,接高电平,sys_clk为时钟信号输入,led[3..0]为LED显示信号输出端。
七:设计方法:
采用文本编辑法,即利用verilogHDL语言描述流水灯,代码如下:
moduleliushuideng(sw1,sys_clk,rst_n,led);//接口定义
inputsys_clk,rst_n,sw1;//输入:系统时钟50MHz,复位输入
output[3:0]led;//输出:3个led产生流水现象,轮流点亮+
reg[25:0]count;//系统时钟频率过高,需要计数的方式来产生延时,使led保持状态一段时间
reg[3:0]led;//led低电平点亮
reg[2:0]flag;//状态转换的入口,发生变化的时候,点亮另外一个led
always@(posedgesys_clk)
begin
if(!rst_n)//复位,给寄存器赋初值
begin
flag=3b0;
count=26b0;
end
//else//sys_clk上升沿到来
//begin
if(count==26d20)
begin
count=26d0;//count归零,便于下次重新开始计数
if(flag==3b111)//当flag等于2’b10时,flag归零(实际上,当flag==2’b10时,要在下一次归零,即在flag==2’b11时,马上就变成2’b00,而并非当flag==
flag=3b000;
else//否则flag加一
flag=flag+3b001;
end
else
count=count+26d1;//当count没计数到指定值是,count执行加一操作
end
always@(posedgesys_clk)
if(sw1==1b1)
begin
case(flag)//由于flag会不断变化,并且flag在从一个值变成另一个值的时候,会保持一段很长的时间,我们
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