等精度频率计的设计.pptVIP

程序仿真仿真结果分析设计总结Yourcompanyslogan等精度频率计的设计学生:常冬伟指导老师:胡亚崎摘要利用等精度测量原理，通过EDA运行VHDL编程设计一个频率计，精度范围在0.1Hz~100Hz，给出现实代码和仿真波形。设计具有较高的实用性和可靠性。基于传统测评原理的频率计的测量精度将随被测信号频率下降而降低，及测量精度将随被测信号频率的变化而变化，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，且在整个频率区域能保持恒定的测量精度。设计要求1.频率测试功能：测频范围0.1Hz～100MHz。测频精度：测频全域相对误差恒为百万分之一。2.脉宽测试功能：测试范围0.1μs～1s，测试精度0.01μs。3.占空比测试功能：测试精度1％～99％。测频原理常见的直接测频方法主要有测频法和测周期法两种。测频法就是在确定的闸门时间Tw内，纪录被测信号的变化周期数（或脉冲个数）Nx，则被测信号的频率为：fx=Nx/Tw。测周期法需要有标准信号的频率fs，在待测信号的一个周期Tx内，纪录标准测频率的周期数Ns，则被测信号的频率为fx=fs/Ns。这两种方法的记数值会产生±1个字误差，并且测试精度与计数器中纪录的数值Nx或Ns有关。为了保证测试精度，一般对于低频信号采用测周期法；对于高频信号采用测频法，因此测试很不方便，所以有人提出等精度测频方法。等精度测量方法是在直接测频方法的基础上发展起来的。它的闸门时间不是固定值，而是被测信号的整数倍，即于被测信号同步，因此，排除了对被测信号计数所产生±1个字误差，并达到了在整个测试频段的等精度测量。测试原理图图等精度频率计主控结构图原理图2图等精度频率计主控结构图2主系统组成图频率计主系统电路组成VHDL程序设计LIBRARYIEEE;--等精度频率计USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjdpljISPORT(BCLK:INSTD_LOGIC;--CLOCK1标准频率时钟信号TCLK:INSTD_LOGIC;--待测频率时钟信号CLR:INSTD_LOGIC;--清零和初始化信号CL:INSTD_LOGIC;--预置门控制SPUL:INSTD_LOGIC;--测频或测脉宽控制START:OUTSTD_LOGIC;--起始计数标志信号EEND:OUTSTD_LOGIC;--由低电平变到高电平时指示脉宽计数结束SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);--数据读出选择控制DATA:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--8位数据读出ENDjdplj;ARCHITECTUREbehavOFjdpljISSIGNALBZQ:STD_LOGIC_VECTOR(31DOWNTO0);--标准计数器SIGNALTSQ:STD_LOGIC_VECTOR(31DOWNTO0);--测频计数器SIGNALENA:STD_LOGIC;--计数使能SIGNALMA,CLK1,CLK2,CLK3:STD_LOGIC;SIGNALQ1,Q2,Q3,BENA,PUL:STD_LOGIC;SIGNALSS:STD_LOGIC_VECTOR(1DOWNTO0);BEGINSTART=ENA;DATA=BZQ(7DOWNTO0)WHENSEL=“000”ELSE--标准频率计数低8位输出VHDL程序BZQ(15DOWNTO8)WHENSEL=001ELSEBZQ(23DOWNTO16)WHENSEL=010ELSEBZQ(31DOWNTO24)WHENSEL=“011”E