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《计算机组成原理》实验报告
实验序号： 1.2 实验项目名称：超前进位加法器设计实验
学 号实验地点
姓 名指导教师
专业、班实验时间
一、实验目的及要求
掌握超前进位加法器的原理及其设计方法。
熟悉CPLD应用设计及EDA软件的使用。二、实验设备（环境）及要求
PC机一台，TD-CM3+或TD-CMX实验系统一套。三、实验内容与步骤
加法器是执行二进制加法运算的逻辑部件，也是CPU运算器的基本逻辑部件（减法可以通过补码相加来实现）。加法器又分为半加器和全加器（FA），不考虑低位的进位，只考虑两个二进制数相加，得到和以及向高位进位的加法器为半加器，而全加器是在半加器的基础上又考虑了低位过来的进位信号。
1位全加器真值表
输入
输出
A
B
Ci
S
Co
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1 1 0 0 1
1 1 1 1 0
A、B为2个1位的加数，Ci为来自低位的进位，S为和，Co为向高位的进位，根据表1-2-1所示的真值表，可得到全加器的逻辑表达式为：
S=ABCi+ABCi+ABCi+ABCiCo=AB+ACi+BCi
有了1位全加器，就可以用它来构造多位加法器，加法器根据电路结构的不同，可以分为串行加法器和并行加法器两种。串行加法器低位全加器产生的进位要依次串行地向高位进位，其电路简单，占用资源较少，但是串行加法器每位和以及向高位的进位的产生都依赖于低位的进位，导致完成加法运算的延迟时间较长，效率并不高。
四、实验结果与数据处理
根据上述加法器的逻辑原理使用QuartusII软件编辑相应的电路原理图并进行编译，其在EPM1270芯片中对应的引脚如图1-2-7所示，框外文字表示I/O号，框内文字表示该引脚的含义（本实验例程见‘安装路径
\Cpld\Adder\Adder.qpf’工程）
关闭实验系统电源，按图1-2-8连接实验电路，图中将用户需要连接的信号用圆圈标明。
打开实验系统电源，将生成的POF文件下载到EPM1270中去。
以CON单元中的SD17…SD10八个二进制开关为被加数A，SD07…SD00八个二进制开关为加数B，K7用来模拟来自低位的进位信号，相加的结果在CPLD单元的L7…L0八个LED灯显示，相加后向高位的进位用CPLD单元的L8灯显示。给A和B置不同的数，观察相加的结果。
五、分析与讨论(心得)
接线图A01~A08到L7~L0的连线容易出错.
六、教师评语 成绩
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