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DSFH混淆扩频接收机解扩及同步技术的FPGA实现

DSFH混淆扩频接收机解扩及同步技术的FPGA实现

纲要研究采纳编码扩频的混淆扩频接收机的核心模块——同步及解扩

部分的实现构造。

将多种专用芯片的功能集成在一片大规模芯片上，实现了接收机的高

度集成化、小型化。

伪码的串并混淆捕捉算法及跳频同步算法等均采纳硬件达成，提升了

捕捉速度。

实验结果证明该方案是正确可行的。

重点词接收机解扩同步实现混淆扩频通讯系统中，需要数据不变频器、

有关累加器及码发生器等达成下变频、有关解扩等运算。

往常采纳专用芯片来达成这些功能，致使系统体积增大，不便于小型

化。

现代的电子设计自动化工具已打破了初期仅期进行疆域设计或电路功

能模拟、纯软件范围的限制，以最后实现靠谱的硬件系统为目标，配置

了系统自动设计的所有工具，如各样常用的硬件描绘语言平台、、等；配

置了多种能兼容和混淆使用的逻辑描绘输入工具，如硬件描绘语言文本输

入法此中包含布尔方程描绘方式、原理图描绘方式、状态图描绘方式等以

及原理图输入法、波形输入法等；同时还配置了高性能的逻辑综合、优化

和仿真模拟工具。

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是在、等逻辑器件的基本上发展起来的。

与、等对比较，的规模大，更合适于时序、组合等逻辑电路应用处合，

它能够代替几十甚至上百块通用芯片。

拥有可编程性和设计方案简单变动等特色，芯片内部硬件连结关系的

描绘能够寄存在下载芯片中，因此在可编程门阵列芯片及外头电路保持不

动的状况下，改换下载芯片，就能实现新的功能。

芯片及其开发系统问世不久，就遇到世界范围内电子工程设计人员的

宽泛关注和广泛欢迎。

本文主要议论一种鉴于编码扩频的混淆扩频接收机解扩及同步过程

的实现构造，采纳企业1器件及其开发平台实现混淆扩频接收

机的核心——解扩及同步模块。

范文先生网采集整理1混淆扩频接收机解扩模块的设计解扩模块是混

淆扩频接收机的核心。

该模块实现对接收信号的解扩办理，主要包含数字下变频器、数控制

荡器、码发生器、有关累加器和伪码移相电路等，往常各模块采纳专用芯

片。

利用将这些功能集成在一块芯片中，大大减小了接收机的体积，便于

实现系统的小型化和集成化。

下边分别介绍该模块各部分的实现构造。

11数控振荡器数控振荡器是解扩模块中的重要构成部分，主要用于为

码发生器供给精准的时钟信号，进而实现对接收信号的捕捉和追踪。

码发生器由相位累加器和查找表构成。

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若使用字长为40位宽的累加器，关于某一频次控制字，输出频次与

输入频次控制字的关系为=240此中，为系统时钟。

只需改变控制字的大小，就能够控制输出频次。

变化的最小步长由累加器的数据宽度决定。

若数据宽度取40位，则=240利用上述原理，能够经过精准分频获取所

需频次。

原理图如图1所示。

图1中频次控制字由写入。

考虑到内部储存资源限制，取40位相位累加值[390]的高八位作为查找表

～的输入，查找表由构成，储存各相位所对应采样值。

当查找表输入端为某一相位时，则输出对应采样值。

若输出数据宽度为6位，输出信号格式为余弦信号，则输出为

[50]=31×360×+05256+32°若取的并行6位[50]作为输出，则输出信号为每

周期采样256点的数字化余弦信号；假如取最高位[5]作为输出，则输出为

系统时钟的分频信号。

12数字下变频器数字下变频器将采样获取的中频信号进行下变频办

理，去除中止，获取基带信号。

利用当地产生与输入中频信

号的频次同样的正弦和余弦信号，并与输入信号进行复乘法运算，而

后对运算结果做低通滤波，即可达成对中频信号的下变频操作。

正交采样模式下，两路变换器供给正交输入及