《精通VerilogHDL：IC设计核心技术实例详解》书后习题以及答案.docx

留意：9.3程序代码

由于本章所涉及的实例程序太长，并因篇幅所限我们把它放到了“://fecit.cn/“://fecit.cn的“下载专区”。请到该书源代码文件的根名目查找：JPEG实例程序.doc，这个文件就是本章所用的代码。

第1章习题

解释目前市面上的MP3Player为什么多承受DSPbased的设计，而在液晶屏幕里的图像缩放把握器〔Scaler〕为什么都承受硬件〔Hardwirebased〕的设计。

mp3的动作时钟低，假设承受硬件设计，则很多电路大局部时间皆在闲置状况，以DSP

设计，调整程序即能解码WMA的编码格式，这是硬件设计难以办到的。Scaler的动作频率在SVGA时高达135MHz，且功能性单纯，并不需要太大的弹性，故适宜承受硬件架构设计。假设承受DSP设计，频宽和时钟将难以满足。

表达为什么需要做形式验证〔FormalVerification〕。

最初是由于后端〔APR〕为了满足时序上的要求而参与Buffer，这使得电路存在功能被转变的风险，因此需要做形式验证。不过近年来形式验证已进展到RTL-RTL、RTL-Gate、Gate-Gate的相互比较，且在测试电路的参与后，形式验证显得更加重要。

试简述IC开发的流程。

参考本章1.2节局部