成都-电子科技大学-本科--836数字电路(数字逻辑设计)第八章(2).ppt

第8章时序逻辑设计实践SSI型锁存器和触发器MSI器件：计数器、移位寄存器其它：文档、迭代、故障和亚稳定性数字逻辑设计及应用1

同步二进制加法计数器1011011+11011100在多位二进制数的末位加1，仅当第i位以下的各位都为1时，第i位的状态才会改变。最低位的状态每次加1都要改变。利用有使能端的T触发器实现：Q*=EN?QENi=Qi-1·Qi-2·…·Q1·Q0利用D触发器实现：Di=(Qi-1·…·Q1·Q0)?QiQi*=(Qi-1·…·Q1·Q0)?QiQ0*=1?Q02

MSI计数器74x163、74x1634位二进制加法计数器（异、同步清零）74x160、74x1621位十进制（BCD）加法计数器（异、同步清零）74x1694位二进制可逆计数器计数器可以用作分频器3

任意模值计数器——利用n位二进制计数器实现模m计数器分两种情况考虑：m2nm2nS0S1S2S3S4S12S11S10S9S8S7S6S5S13S14S15清零法、置数法级联。。。4

计数器的级联CLOCKRESET_LLOAD_LCNTEND0D1D2D3Q4Q5Q6Q774x16374x163思考：利用低位的进位控制高位的时钟行不行？5

模m计数器（m2n）先进行级联，再整体置零或预置数例：用74x163构造模193计数器两片163级联得8位二进制计数器（0～255）——采用整体清零法，0～192——采用整体预置数法，63～255256－193＝63（P512图8-40）若m可以分解：m=m1?m2分别实现m1和m2，再级联6

6310=(00111111)2CLKCLRLDENPENTAQABQBCQCDQDRCO74x163CLKCLRLDENPENTAQABQBCQCDQDRCO74x16311001111+5VCLOCKCLR_L7

CLKCLRLDENPENTAQABQBCQCDQDRCO74x163CLKCLRLDENPENTAQABQBCQCDQDRCO74x16311001111CLOCKCLR_L+5VQ4Q5Q6Q7EN8

分析下面的电路的模为多少？CLKCLRLDENPENTAQABQBCQCDQDRCO74x163011+5VCLOCKQDQCQBQA0000011001111000111011119

练习：分析下面的电路的模为多少？CLKCLRLDENPENTAQABQBCQCDQDRCO74x16301+5VCLOCK模12计数器QD：12分频占空比50％10

8.5移位寄存器（shiftregister）串行输入serialinputSERINSEROUT串行输出serialoutput串入串出移位寄存器可以使一个信号延迟n个时钟周期之后再输出11

串入并出移位寄存器结构串入serial-inSERIN1Q2QNQ并出parallel-out可以用来完成串－并转换serial-to-parallelconversion12

并入串出移位寄存器结构多路复用结构LOAD/SHIFTSERINSEROUT13

并入并出移位寄存器结构LOAD/SHIFTSERIN1Q2QNQ14

MSI移位寄存器CLKCLRSERASERB74x164QAQBQCQDQEQFQGQHCLKCLKINHSH/LDCLRSERABCDEFGHQH74x166SERA·S