EDA设计硬件语言设计基本器件.pdf

经典文

w3_基于VerilogHDL的基本电路设计

用VerilogHDL编写三个程序

（1）用VerilogHDL设计一38译码器，译码输出高电平有效。要求写出完整的VerilogHDL

程序，尽量规范。

（2）用VerilogHDL设计一模8计数器，上沿触发，加法计数，低电平复位。要求写出完整

的VerilogHDL程序，尽量规范。

（3）用VerilogHDL设计一序列检测器，检测到串行输入码1110010时输出1，否则输出0.

序列检测器的同步时钟上沿触发，低电平复位。要求写出完整的VerilogHDL程序，尽量规范。

选作部分

（1）设计4-12译码器。

（2）设计模12计数器

（3）加上设计1110010序列发生器。

程序1：

//////////////////////////////////////////////////////////////////////////////////////////

/////procedureofdecode3_8///////////////////////////////////////////////////////////

//////////////////////////////////////////////////////////////////////////////////////////

moduledecode3_8(

decodeout,//outputofthedecode

decodein,//inputofthedecode

);

output[7:0]decodeout;

input[2:0]decodein;

reg[7:0]decodeout;

always@(decodein)

begin

case(decodein)

3d000:decodeout=8

3d001:decodeout=8

3d010:decodeout=8

3d011:decodeout=8

3d100:decodeout=8

3d101:decodeout=8

3d110:decodeout=8

3d111:decodeout=8

default:decodeout=8

endcase

end

endmodule

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经典文

程序2：

//////////////////////////////////////////////////////////////////////////////////////////

/////procedureofcounter_m8//////////////////////////////////////////////////////////////

//////////////////////////////////////////////////////////////////////////////////////////

modulecounter8(

clk,//

load,//

aclr,//

qout,//

clk_en,//

);

inputclk,load