80X86系列微机的体系结构课件.pptVIP

2024-8-6*(二)最大模式系統結構及特點對匯流排的控制不是由CPU直接進行，而由專門的匯流排控制器解決。匯流排控制器8288(MN/MX=0)匯流排仲裁器8289當系統中包含多個共用匯流排的處理器，由匯流排仲裁器負責將匯流排使用權賦給優先順序別高的主控者。二.8086微處理器的系統配置接收來自CPU的狀態信號S2、S1、S0，產生相應的對記憶體、I/O端口的讀／寫信號和對地址鎖存器及匯流排收發器的控制信號。2024-8-6*§2.580X86微處理器的基本時序§2.580X86微處理器的基本時序8086微處理器的基本時序(一)幾個概念匯流排操作：CPU通過匯流排對外的各種操作。描述匯流排操作的三級時序：時鐘週期→匯流排週期→指令週期2024-8-6*§2.580X86微處理器的基本時序§2.580X86微處理器的基本時序8086微處理器的基本時序(一)幾個概念3.等待週期（TW）CPU與慢速設備傳送數據時，允許在匯流排週期中插入若干個等待週期（TW）。CPU在T3的上升沿採樣READY信號，若READY為“0”，則在T3、T4間插入等待週期。加入TW的個數與READY引腳上“0”信號的持續時間有關。4.空閒週期（TI）兩個匯流排週期之間存在的無數據傳輸操作的T狀態稱為空閒週期（Ti）。2024-8-6*(二)CPU外部操作分類§2.580X86微處理器的基本時序8086微處理器的基本時序系統的複位和啟動操作暫停操作匯流排操作(讀／寫）中斷操作最小模式下的匯流排保持最大模式下的匯流排請求／允許2024-8-6*(三)匯流排操作時序§2.580X86微處理器的基本時序8086微處理器的基本時序1.最小模式下的讀操作P.68圖2－29CPU從記憶體或外設端口讀取數據T1狀態在整個讀匯流排週期保持有效。地址鎖存輸出20位物理地址ALE輸出地址鎖存有效信號用M/IO指出CPU訪問記憶體還是I／O端口。BHE輸出高八位數據是否有效信號若接匯流排收發器，則DT／R輸出“0”。在整個讀匯流排週期保持有效。2024-8-6*(三)匯流排操作時序§2.580X86微處理器的基本時序8086微處理器的基本時序1.最小模式下的讀操作T2狀態地址信號撤銷AD15～AD0高阻；A19/S6～A15/S3輸出狀態資訊S6～S3;BHE/S7輸出狀態資訊S7（無意義）。由RD輸出讀有效信號接有匯流排收發器時，DEN輸出有效信號，數據允許**最小模式系統基本配置圖教材P.442024-8-6*40引腳，DIP封裝1.最小模式：系統中只有一個CPU，匯流排控制信號全部由CPU直接提供。(小型單處理機系統）2.最大模式：系統中包含有兩個或多個微處理器。匯流排控制信號由匯流排控制器提供。80X86微處理器的引腳功能一.8086CPU引腳功能(一)最小模式和最大模式的概念2024-8-6*一.8086CPU引腳功能(二)8086CPU引腳信號和功能1.地址、數據信號AD0～AD15地址／數據匯流排雙向，三態，分時複用地址有效期間，輸出地址A0～A15;數據有效期間，傳送數據。2024-8-6*1.地址、數據信號A16／S3～A19／S6地址／狀態輸出，三態，分時複用地址有效期間，輸出地址A16～A19;I/O操作時，輸出“0000”；其餘時間，輸出狀態信號：S6、S5、S4、S3一.8086CPU引腳功能(二)8086CPU引腳信號和功能2024-8-6*S6=0，表示8086使用匯流排時；S4、S3指示當前匯流排週期中，使用哪個段寄存器；S5反映標誌寄存器中IF的狀態（IF=1時，S5置1）；1.地址、數據信號A16／S3～A19／S6地址／狀態00011011S4S3所用段寄存器ESSSCS(或未用段寄存器）DS一.8086CPU引腳功能(二)8086CPU引腳信號和功能2024-8-6*1.地址、數據信號高八位數據匯流排允許／狀態BHE／S7輸出(低有效），三態，分時複用在其他時間，該引腳輸出狀態信號。在地址有效期間，該引腳輸出的BHE信號。若輸出低電平，則表示高八位數據匯流排上的數據有效。把讀寫的八位數據與AD15～AD8連通。一.8086CPU引腳功能(二)8086CPU引腳信號和功能