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《FPGA系统设计》实验报告》显示译码器
一、设计任务
1、熟悉QUARTUSII的编译环境；
2、了解在QUARTUSII环境下运用VHDL语言的编程开发流程，包
括源程序的输入、编译、模拟仿真及程序下载。
二、实验仪器设备
1、PC机一台。
2、QUARTUSIIFPGA软件开发系统一套。
三、实验内容
1、加法计数器的实现；
2、七段数码显示译码器的设计；
3、数码管动态扫描电路；
4、八位数码扫描显示电路的设计。
四、实验操作步骤
（一）加法计数器的实现
加法计数器的动作是，每次时钟脉冲信号clk为上升沿时，计数
器会将计数值加1。以图1为例，它是2bits的计数器，所以计数值
（由Q1Q0组成），依次是0，1，2，3，0，1…，周而复始。
图4.1二位加法计数器电路符号及相关波形
图4.2引脚分配图
图4.3二位加法实验现象
（二）七段数码显示译码器的设计
7段数码是纯组合电路，通常的小规模专用IC。
下面作为7段BCD码译码器，输出信号LED7S的7位分别接如图2数
码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”
时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、
0、1；接有高电平的段发亮，于是数码管显示“5”。
注意：这里没有考虑表示小数点的发光管，如果要考虑，需要
增加段h。
设计该译码器的必须条件，首先是要列出输入码与输出码之间
的对应关系，即真值表。如表2所示。
图4.4共阴数码管及其电路
表4.1输入输出真值表
输入输出码（共阴极）字型
AAAAgfedcba
3210
000001111110
000100001101
001010110112
001110011113
010011001104
010111011015
011011111016
011100001117
100011111118
100111011119
10101110111A
101111111
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