原创力文档- 1、本文档共25页，可阅读全部内容。
- 2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
- 3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 8、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
EDA课程设计——基于VHDL语
言的数字时钟设计
一、设计要求错误!未定义书签。
二、设计原理及框图错误!未定义书签。
1、设计原理错误!未定义书签。
2、结构框图错误!未定义书签。
三、设计过程.0
1、模块化设计.0
2、顶层文件生成.3
四、仿真调试过程.4
1、各模块时序仿真图.4
2、仿真过程中遇到的问题6
五、设计体会及收获.6
0
0
0
三、设计过程
1、模块化设计
（1）秒计时模块
秒计时模块由一个60位计
数器为主体构成，其输入输
出端口组成为：
Clk：计时时钟信号
Reset：异步清零信号
Setmin：分钟设置信号
Enmin：使能输出信号
Daout[6:0]：BCD码输出
（2）分计时模块
分计时模块由一个60位计
数器为主体构成，其输入输
出端口组成为：
Clk、clk1：计时时钟信号
Reset：异步清零信号
Sethour：小时设置信号
Enmin：使能输出信号
0
Daout[6:0]：BCD码输出
（3）时计时模块
时计时模块由24位计数器
为主体构成，其输入输出端
口组成为：
Clk：计时时钟信号
Reset：异步清零信号
Daout[6:0]：BCD码输出
（4）显示模块
系统时间输出由六个七段
数码管显示。
显示的数据是各计时模块
给出的
BCD码。
1
（5）调时控制模块
该模块主要用于调节时、分
显示，用于“对表”。
（6）整点报时模块
在时钟整点的时候产生扬
声器驱动信号。由时钟计时
模块中分钟的进行信号进
行控制。当contr_en为高
电平时，将输入信号clk送到输出端speak用
于驱动扬声器，同时在clk的控制下，输出端
lamp[2..0]进行循环移位。输出控制模块有扬声
2
器控制器子模块组成。
2、顶层文件生成
前面已经完成了电子时钟电路的各个组成部分
的设计，下面把这些组成部分
组装起来，形成完整的总体设
计。该电子时钟的命名为
clock，其外部端口如右图所
示。各个输入/输出端口的
作用如下：
（1）clk为外部时钟信
文档评论（0）