基于FPGA的FIR数字滤波器的实现.pdfVIP

００７—１４２３（２０１３）２９—００６４—０４ＤＯＩ：１０．３９６９／ｊ．ｉｓｓｎ．１００７—１４２３．２０１３．２９．０１６

基于ＦＰＧＡ的ＦＩＲ数字滤波器的实现★

陈剑冰

（华南师范大学物理与电信工程学院，广州５１０００６）

摘要：减少系统资源占用．提高运算速度与运算精度一直是ＦＩＲ数字滤波器的研究中的主要课

题。采用ＶＨＤＬ语言在ＦＰＧＡ上实现一种ＦＩＲ．数学滤波器。该滤波器采用ＣＳＤ—ＲＡＧ编

码，利用公共因子来构建加法树。相对于传统的乘累加结构与ＤＡ查表法。能大量地降低系

统资源占用，同时采用整数量化抽头系数，提高数据处理的精度。

关键词：ＦＩＲ数字滤波器；ＶＨＤＬ语言；ＣＳＤ编码；简化加法图

０引言Ｇｒａｐｈ）算法进一步简化ＣＳＤ编码．然后采用Ａｌｔｅｒａ公

司的ＦＰＧＡ芯片来实现信号处理中的ＦＩＲ数字滤波器．

ＦＩＲ数字滤波器的输出序列是由输入采样序列与

实验证明这是一种ＦＩＲ数字滤波器的较好的设计选

滤波器冲激响应序列经卷积得出的结果。卷积运算的

择，具有应用价值

硬件实现可以分为输入序列延时、序列相乘和乘积累

和三个部分现今．国内外研究中ＦＩＲ数字滤波器的１ＣＳＤ—ＲＡＧ编码

ＦＰＧＡ实现主要有并行乘法、分布式算法与正则有符号

１．１ＣＳＤ编码

数字量编码的方法

正则有符号数字量ＣＳＤ编码表示法与传统的二

并行乘法器采用加法流水线代替乘法器虽然能

进制编码表示法有所不同．它具有三重值．即数字的值

取得运算速度上的要求．但是要占用大量的硬件资源

域为｛０，１，一１），一１常写成一１。如果任意两个非零位均不

分布式算法（ＤｉｓｔｒｉｂｕｔｅｄＡｒｉｔｈｍｅｔｉｃ，ＤＡ）巧妙地将固定

相邻即为标准有符号数字￣ｒＣＳＤ）（

系数的乘累加（Ｍｕｌｔｉｐｌｙ—Ａｃｃｕｍｕｌａｔｏｒ．ＭＡＣ）运算转化

最佳ＣＳＤ编码算法可以描述为［－】：

成查表运算分布式算法在完成乘累加时．通过输入数

（１）从最低有效位开始．用１０…）（－１取代所有大于

据每一位产生的部分积预先相加形成部分积．再对部

２的１序列。此外还需用１１０—１取代１０１１。

分积累加得到最终结果

（２）从最高有效位开始，用０１１代替１０－１。

ＣＳＤ编码优化算法主要思想是通过ＣＳＤ编码方

例如：

式改变数字滤波器乘法器的抽头系数．利用编码特性

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