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Verilog基本电路设计逻辑仿真实验报告--第1页

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实验报告

1、基本门电路

一、实验目的

1、了解基于Verilog的基本门电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、

74HC32、74HC86进行VerilogHDL设计的方法。

二、实验环境

Libero仿真软件。

三、实验内容

1、掌握Libero软件的使用方法。

2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。

3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成

74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综

合及仿真。

4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86

（任选一个）的综合结果，以及相应的仿真结果。

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四、实验结果和数据处理

1、所有模块及测试平台代码清单

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//74HC00代码-与非

//HC00.v

moduleHC00(A,B,Y);

input[4:1]A,B;

output[4:1]Y;

assignY=~(AB);

endmodule

//74HC00测试平台代码

//test.v

`timescale1ns/1ns

moduletest1();

reg[4:1]a,b;

wire[4:1]y;

HC00u1(a,b,y);

initial

begin

a=4b0000;b=4b0001;

#10b=b1;

#10b=b1;

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#10b=b1;

a=4b1111;b=4b0001;

#10b=b1;

#10b=b1;

#10b=b1;

end

endmodule

//74HC02代码-或非