3封装的发展研究动态与前景.doc

3封装的发展研究动态与前景

3封装的发展研究动态与前景

3封装的发展研究动态与前景

3D封装的进展动态与前景

1为何要开发3D封装

迄今为止，在IC芯片领域，SoC（系统级芯片）是最高级的芯片；在IC封装领域，SiP（系统级封装）是最高级的封装。SiP涵盖SoC，SoC简化SiP。SiP有多种定义和解释，其中一说是多芯片堆叠的3D封装内系统集成（System-in-3DPackage），在芯片的正方向上堆叠两片以上互连的裸芯片的封装，SIP是强调封装内包含了某种系统的功能。3D封装仅强调在芯片正方向上的多芯片堆叠，如今3D封装已从芯片堆叠进展占封装堆叠，扩大了3D封装的内涵。（1）手机是加速开发3D封装的主动力，手机已从低端（通话和收发短消息）向高端（可拍照、电视、广播、MP3、彩屏、和弦振声、蓝牙和游戏等）进展，并要求手机体积小，重量轻且功能多。为此，高端手机用芯片必须具有强大的内存容量。2005年要求256Mb代码存储，1Gb数据存储；2006年要求1Gb代码存储，2Gb数据存储，于是诞生了芯片堆叠的封装（SDP），如多芯片封装（MCP）和堆叠芯片尺寸封装（SCSP）等；[1]（2）在2D封装中需要大量长程互连，导致电路RC延迟的增加。为了提高信号传输速度，必须降低RC延迟。可用3D封装的短程垂直互连来替代2D封装的长程互连；（3）铜互连、低k介质层和CMP已成为当今CMOS技术中的一项标准工艺。随着芯片特征尺寸步入纳米尺度，对低k介质层要求越来越高，盼望采纳纯低k（k＜2.8）介质层。然而事与愿违，ITRS曾三次（三个节点）延期向低k介质层的切换。2003年底在Sematech联盟主办的一次研讨会上，与会者认为，为改良IC互连面进行的低k材料讨论有可能接近某种实际极限，将来应更多注意改进设计及制造低k介质层的能力，这表明实施SoC的难度。这就是开发3D封装的三条理由。从今，3D封装如雨后春笋般地蓬勃进展。

2芯片堆叠

手机已成为高密度存储器最强、最快的增长动力，它正在取代PC成为高密度存储器的技术驱动，在2008年手机用存储器可能超过PC用存储器。用于高端手机的高密度存储器要求体积小、容量大，势必实行芯片堆叠。芯片堆叠的封装主要两种，一是MCP，二是SCSP。MCP涵盖SCSP，SCSP是MCP的延长，SCSP的芯片尺寸比MCP有更严格的规定。通常MCP是多个存储器芯片的堆叠，而SCSP是多个存储器和规律器件芯片的堆叠。

2.1芯片堆叠的优缺点

2004年3月Sematech预言，3D芯片堆叠技术将会填补现行的CMOS技术与新奇技术（如碳纳米管技术）之间的空白。芯片堆叠于1998年开头批量生产，绝大多数为双芯片堆叠，如图1所示。[2]到2004年底ST微电子已推出堆叠9个芯片的MCP，MCP最具经济效益的是4～5个芯片的堆叠。芯片堆叠的优缺点、前景和关系如表1所示，表1给出了芯片堆叠与封装堆叠的比较。[3]由于芯片堆叠在X和Y的2D方向上仍保持其原来的尺寸，并在Z方向上其高度掌握在1mm左右，所以很受手机厂商的青睐。芯片堆叠的主要缺点是堆叠中的某个芯片失效，整个芯片堆叠就报废。

2.2芯片堆叠的关键技术

芯片堆叠的关键技术之一是圆片的减薄技术，目前一般综合采纳研磨、深反应离子刻蚀法（DRIE）和化学机械抛光法（CMP）等工艺，通常减薄到小于50μm，当今可减薄至10～15μm，为确保电路的性能和芯片的牢靠性，业内人士认为晶圆减薄的极限为20μM左右，表2给出对圆片减薄的要求，即对圆片翘曲和不平整度（即粗糙度）提出的简略掌握指标。

2.3芯片堆叠的最新动态

至2005年2月底，芯片堆叠的最高水平是富士通和英特尔，富士通内存芯片堆叠8个芯片，芯片厚度25μm，芯片尺寸为8mm×12mm，芯片堆叠封装高度小于2.0mm。英特尔内存芯片堆叠6个芯片，芯片厚度50～75μm，芯片尺寸8mm×10mm/8mm×11mm，芯片堆叠封装高度小于1.0mm。2005年4月ST微电子也推出堆叠8个芯片的MCP，芯片厚度40μm，芯片间中介层厚度40μm，芯片堆叠封装高度为1.6mm，采纳这种8个芯片堆叠的存储器，使过去1Gb存储器占用的电路板现在能容纳1GB的存储器。[4]ST微电子还推出超薄窄节距双芯片堆叠的UFBGA，封装高度仅0.8mm，采纳BGA工艺处理只有正常圆片厚度的1/4，金丝球焊高度也降至40μm。该公司通常的MCP是堆叠2～4个不同的类型的存储器芯片，如SRAM，闪存或DRAM。ST微电子于2004年推出4片堆叠的LFBGA，其高度为1.6mm，2005年将降至1.2mm，2006年再降至1.0mm。[5]MCP内存在日本、韩国的手机、数码相机和便携式游戏机中被广泛采纳。如三星电子向索