基于55 nm 工艺的MCU 低功耗物理设计.pdfVIP

基于55nm工艺的MCU低功耗物理设计--第1页

Vol.40No.3

第40卷第3期天津工业大学学报

年月

圆园216允韵哉砸晕粤蕴韵云栽陨粤晕GONG哉晕陨灾耘砸杂陨栽再June2021

：

DOI10.3969/j.issn.1671-024x.2021.03.012

基于55nm工艺的MCU低功耗物理设计

，，，，

陈力颖12，罗奎12，王浩12，刘宏伟12，吕英杰3

（天津工业大学电子与信息工程学院，天津；天津工业大学天津市光电检测技术与系统重点实验室，

1.3003872.

天津；天津鹏翔华夏科技有限公司，天津）

3003873.300450

摘要：为了降低芯片的功耗，提高芯片的性能和可靠性，在传统数字芯片物理设计流程基础上，提出一种新的低

PlacementSAIF

功耗物理设计方法，包括布局（）阶段采用文件进行低功耗的协同优化，并在布局结果基础

上，通过手动配置时钟单元摆放来减小缓冲单元插入的方式进行低功耗的时钟树设计。结果表明：通过新

的低功耗设计可以大幅改善芯片功耗，在布局阶段，芯片功耗降为原来的90.6%，建立时间的最差违例值

由降为；时钟树综合（，）阶段，功耗优化效果显著，时钟网络功耗降为

-6.021-0.880clocktreesynthesisCTS

原来的73.1%，总功耗降为原来的86.2%；时序得到改善，建立时间的违例总条数降为原来的12.5%，总违

例值降为原来的，保持时间的违例总条数降为原来的，总违例值降为原来的。

3.0%39.8%7.5%

关键词：数字集成电路；布局；时钟树综合；低功耗；协同优化

TN492A员远苑员原园圆源载圆园21园3原园园77原06

中图分类号：文献标志码：文章编号：（）

LowpowerphysicaldesignofMCUbasedon55nmprocess

CHENLi-ying

121212123