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HDL实验报告
专业电子科学与技术
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指导老师
1实验一Modelsim仿真软件的使用
1.1实验目的
(1)熟悉Modelsim软件；
(2)掌握Modelsim软件的编译、仿真方法；
(3)熟练运用Modelsim软件进行HDL程序设计开发。
1.2实验步骤
(1)学习使用Modelsim软件；
(2)分析原理及功能；
(3)用VerilogHDL编写程序；
(4)编写测试程序进行仿真；
(4)观察波形，分析仿真结果是否正确。
1.3实验内容
用VerilogHDL程序实现一个异或门，Modelsim仿真，观察效果。
1.4.1程序
modulemy_xor(ina,inb,out);
inputina,inb;
outputout;
assignout=ina^inb;
endmodule
modulet_xor;
regina,inb;
wireout;
initial
begin
ina=1b0;
forever#20ina=~ina;
end
initial
begin
inb=1b0;
forever#10inb=~inb;
end
my_xortt(.ina(ina),.inb(inb),.out(out));
endmodule
1
1.4.2波形
2实验二简单组合电路设计
2.1实验目的
(1)掌握基于Modelsim的数字电路设计方法；
(2)熟练掌握HDL程序的不同实现方法
2.2实验步骤
(1)分析原理及功能；
(2)根据原理用VerilogHDL编写程序；
(3)编写测试程序进行仿真；
(4)观察波形，分析仿真结果是否正确。
2.3实验内容
设计一个三人表决器(高电平表示通过)，实验内容如下：
(1)三个人，一个主裁判，两个副裁判；
(2)规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。使用VerilogHDL程
序实现上述实验内容，并使用modelsim仿真(要求：至少使用两种方法实现上述实验内容和testbench)。
2.4.1程序
方法1：
modulevoter(v0,v1,v2,y);
inputv0,v1,v2;
outputy;
assigny=v0|(v1v2);
endmodule
方法2：
modulevoter(v0,v1,v2,y);
inputv0,v1,v2;
outputregy;
always@(v0,v1,v2)
begin
if(v0)
y=1;
2
else
begin
if(v1v2)
y=1;
else
y=0;
end
end
endmodule
modulet_voter;
regv0,v1,v2;
wirey;
initial
begin
v0=1b0;v1=1b0;v2=1b0;
#10v2=1b1;
#10v1=1b1;v2=1b0;
#10v1=1b1;v2=1b1;
#10v0=1b1;v1=1b0;v2=1b0;
#10v2=1b1;
#10v1
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