Verilog-HDL复杂数字系统设计-2-[1]....ppt

硬件描述语言

第一部分

VerilogHDL入门

1.1数字电子系统CAD技术的发展

三个阶段：

（1）20世纪60年代—80年代初期

CAD(ComputerAidedDesign)阶段

（2）20世纪80年代初期—90年代初期

CAE(ComputerAidedEngineering)阶段

（3）20世纪90年代以来

EDA(ElectronicDesignAutomation)阶段

第1章Verilog复杂数字设计综述

数字系统EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言(HardwareDescriptionLanguage)完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

EDA技术的出现，提高了电路设计效率和可行性，减轻了设计者劳动强度。20世纪90年代以来,在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。

可编程逻辑器件（如CPLD、FPGA）的应用已得到普及。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。

1.2硬件描述语言VerilogHDL

1.2.1什么是VerilogHDL

VerilogHDL是硬件描述语言的一种，它是目前应用最广泛的硬件描述语言之一，用于数字系统的设计。设计者用它进行数字逻辑系统的仿真模拟、时序分析、逻辑综合。

1.2.2VerilogHDL的发展历史

1989

Cadence公司购买

VerilogHDL的版权

1990

VerilogHDL

公开发表

1980`s

Verilog-XL诞生

1990有关VerilogHDL的

全部权利都移交给OVI(Open

VerilogInternational)组织

1995

VerilogIEEE1364

标准公开发表

1999

模拟和数字都适用的

Verilog标准公开发表

2001

VerilogIEEE1364-2001

标准公开发表

VerilogIEEE

1364-2005……

1.2.3VerilogHDL的优点

VerilogHDL是一种通用的硬件描述语言，易学易用。具有C语言编程经验的设计者很容易学习和掌握。

VerilogHDL允许在同一个电路模型内进行不同抽象层次的描述。设计者可以从开关、门级、RTL和行为等各个层次对电路模型进行定义。

VerilogHDL是在全球最大的EDA供应商Cadence公司的扶持下针对EDA工具开发的HDL语言。绝大多数流行的综合工具都支持VerilogHDL，这是VerilogHDL成为设计者的首选语言的重要原因之一。

VerilogHDL的编程风格简洁明了，高效便捷。

所有的制造厂商提供用于VerilogHDL综合之后的逻辑仿真的元件库，使用VerilogHDL进行设计，即可在更广泛的范围内选择委托制造的厂商。

在ASIC设计领域，VerilogHDL占有明显的优势

1.3复杂数字系统的设计方法

1.3.1复杂数字逻辑系统

嵌入式微处理机系统

数字信号处理系统

高速并行计算逻辑

高速通信协议电路

高速编码/解码、加密/解密电路

复杂的多功能智能接口

门逻辑总数超过几万门达到几百甚至达几千万门的数字系统

1.3.2传统的设计方法

查用器件手册；

选用合适的微处理器和电路芯片；

设计面包板和线路板；

调试；

定型；

设计复杂的数字系统（几十万门以上）

极其困难！

1.3.3VerilogHDL设计法

选用合适的EDA仿真工具；

选用合适电路图输入和HDL编辑工具；

逐个编写可综合HDL模块；

逐个编写HDL测试模块；

逐个做HDL电路逻辑访真；

编写HDL总测试模块；

做系统电路逻辑总仿真；

选用合适的基本逻辑元件库和宏库

租用或购买必要的IP核；

选用合适的综合器；

进行综合得到门级电路结构；

布局布线，得到时延文件；

后仿真；

定型，FPGA编码或ASIC投片

采用VerilogHDL输入法时，由于VerilogHDL的标准化，可以很容易把完成的设计进行移植到不同厂家的不同芯片。采用VerilogHDL输入法最大的优点是其与工艺无关性。

1.3.4软核、固核和硬核

软核（SoftCore）：经过验证的、可综合的、实现后门数在5000门以上的HDL模型