《数字电子技术基础》7时序逻辑电路的分析和设计.pptVIP

7时序逻辑电路的分析和设计;7.1概述;2.时序电路的结构框图;表示信号间逻辑关系的三个向量方程：;(1)根据存储电路中触发器状态变化的特点，时序电路分为两大类：同步时序电路和异步时序电路。;(2)时序电路按输出信号的特点又可以分为米里〔Mealy〕型和摩尔(Moore)型时序电路两种。;4.时序电路的功能描述;(3)状态图;时序图即为时序电路的工作波形图，它以波形的形式描述时序电路内部状态Q、外部输出Z随输入信号X变化的规律。;7.2基于触发器时序电路的分析;2.时序电路分析的一般步骤;输出方程表达了电路的外部输出与触发器现态及外部输入之间的逻辑关系。;(2)列出状态转换表，画出状态转换图及时序图;[例1]分析如下图时序电路的逻辑功能。;存储电路局部是三个T触发器。;;将驱动方程代入触发器的特性方程，得状态方程为;(2)列状态转换表，画状态转换图;b.次态卡诺图;c.状态转换图;d.画出时序图;;依次类推，假设由n个T触发器组成这样的计数器，第i位T触发器的控制端Ti的驱动方程为：;在每一行不再单独列出触发器的现态和次态。;[例2]分析图示同步时序电路的逻辑功能。;b.求状态方程;c.列状态表，画状态图;(b)次态与输出卡诺图;(c)状态图;d.画波形图;该电路是1个同步模4可逆计数器。X为加/减控制信号，Z为借位输出。;[例3]分析图示同步时序电路的逻辑功能。;①求输出方程和鼓励方程。;②求状态方程;③列状态表，画状态图。;状态图;④画波形图;从以上分析可以看出，该电路在CP脉冲作用下，把宽度为T的脉冲依次分配给Q0、Q１和Q2各端，因此，该电路是一个脉冲分配器。;7.2.3异步时序电路的分析;[例4]分析如下图时序电路的逻辑功能。;;a.驱动方程;(2)根据状态方程列出状态转换真值表;(3)列态序表;(6)说明电路逻辑功能;7.3基于触发器时序电路的设计;目前还没有可遵循的固定程式来画状态图，对于较复杂的逻辑问题，一般需要经过逻辑抽象，先画出原始状态转换图。;(2)选择触发器，并进行状态分配;b.状态分配;可见，当N增大时，M值将急剧增加，要寻找一个最正确方案很困难。;c.列状态转换表、画状态转换图;b.写出驱动方程和时钟方程;同步时序电路中，时钟脉冲同时加到各触发器的时钟端，只需求出各触发器控制输入端的驱动方程。;S0;状态转换真值表;00011110;;b.将以上触发器的状态方程与JK触发器特性方程比较，可得各触发器的驱动方程;(4)由驱动方程画出逻辑电路图;(5)检查电路的自启动能力;(6)状态转换图;[例2]试设计111序列检测电路。该电路有一个串行输入端X及一个串行输出端Z，当输入序列连续为三个1时，输出为1，在其他情况下输出为0。;输入序列X：01110;b.确定状态间的转换及输出;;d.由原始状态转换图得状态转换表。;从实际问题中得到的状态转换表中可能包括多余状态，需要进行化简。即将等价的状态合并，从而得到简化的状态转换表(图)。;因此S2和S3等价。;由此得简化的状态表;(2)选择所用触发器的类型、个数以及状态分配;(3)写出三个向量方程;;②求出驱动方程;(4)由驱动方程及输出方程画出逻辑电路图。;X=0时，10的次态为00。;7.3.3异步时序电路的设计;工作波形图;;CP;如果在需要翻转时提供时钟信号沿，不需要翻转时就没有时钟沿。;例如，选择时钟信号CP2=Q0，也能向FF2提供适宜的时钟边沿。不过送至FF2时钟信号的?沿增加了一倍，在第2和第6个CP脉冲到来后，Q0均提供?沿，此时为了使Q2n+1=Q2n，不能再用T′触发器，需要用其他类型的触发器，驱动方程会复杂一些。;2.T触发器实现加法计数器的构成规律;除了最低位的CP端应接计数脉冲CP外，高一位的CP端应接在相邻低位的Q端。;7.4集成计数器;b.非模2计数器：进位模数非2n,用得较多的如十进制计数器。;c.双向计数器：又称可逆计数器，计数规律可按递增规律，也可按递减规律，由控制端决定。;b.中规模集成计数器：是计数功能比较完善，并能进行功能扩展的逻辑部件。;2.几种中规模集成计数器;7.4.1异步集成计数器;