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一种高速低抖动四相位时钟电路的设计

崔伟;张铁良;杨松

【摘要】超高速A/D转换器对精准的时钟电路提出严格要求,时钟抖动是影响其精

度的重要因素.文章在分析时钟抖动对A/D转换器的影响后,介绍了一种适用于

GHz的低抖动四相位时钟电路.电路采用时钟恢复电路、四相位分布网络和相位校

正电路,得到占空比稳定、相位误差小的四相位时钟.采用0.18μmCMOS工艺实

现,电路仿真表明,四相位输出时钟抖动102fs,占空比调整范围30％～70％,功耗

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【期刊名称】《电子元件与材料》

【年(卷),期】2019(038)001

【总页数】6页(P67-71,77)

【关键词】高速时钟;时钟抖动;多相位;时钟恢复;模数转换器;CMOS

【作者】崔伟;张铁良;杨松

【作者单位】北京微电子技术研究所,北京100076;北京微电子技术研究所,北京

100076;北京微电子技术研究所,北京100076

【正文语种】中文

【中图分类】TN432

A/D转换器(AnalogtoDigitalConverter,ADC)是模拟系统与数字系统接口的关

键部件,广泛应用于工业、民用、雷达等领域。转换器的发展使采样速率不断提升,

在超高速A/D转换器中,广泛采用多通道时间交织技术来提高整体采样率,其必须严

格按照时间序列进行信号采样和数模转换,因而对时钟电路提出严格要求。

随着工艺技术的提升,时钟的上升、下降时间在整个时钟周期中所占的比例不断增

大,占空比失调问题越发严重[1]。此外,时钟抖动直接影响A/D转换器的信噪比

(SignalNoiseRatio,SNR)等参数指标[2]。目前,有多种方法可以实现低抖动高速

时钟电路,包括基于延迟锁相环技术的时钟电路[3-4],基于连续时间积分器的时钟电

路[5]和基于脉宽控制环路的时钟电路[6-7],它们各有特点,适用于不同类型的A/D

转换器。

本文提出的高速低抖动四相位时钟电路,应用于时间交织ADC,为ADC采样保持电

路提供精准的高速四相位时钟。本文设计的时钟电路结构简单,具有低抖动、GHz

高速时钟等特点,避免了传统延迟锁相环电路中电荷泵中充放电电流不匹配增加的

时钟抖动,同时提高了速度限制,适用于GHz以上的时钟频率。此外增加的时钟恢复

电路,四相位产生电路,对输入占空比为30%～70%的方波,可以通过调整输出占空

比为50%的四相位时钟。

本文主要分析时钟抖动对A/D转换器的影响；介绍高速低抖动四相位时钟的电路

设计；以及电路仿真结果。

1时钟抖动

实际电路中,时钟的跳变沿有快慢的微小变化,导致实际时钟周期与理想时钟周期产

生偏差。将时钟边沿到来时间的不确定性称之为时钟抖动[8]。图1为时钟抖动示

意图。

图1时钟抖动示意图Fig.1Diagramofclockjitter

时钟抖动会影响ADC的动态特性。输入信号频率较低时,时钟抖动通常可被忽略,

然而随着信号频率的提高,时钟抖动将成为限制ADC动态性能的一个决定性的因素。

它会限制ADC的转换速率,降低ADC的信噪比,甚至导致ADC的数据转换发生错

误。

(1)时钟抖动与采样信号频率的关系

假设ADC的输入信号是V(t)=V0sin(2πft),时钟抖动造成的采样误差的最大值发

生在输入信号的最大斜率处,用tj表示时钟抖动,那么相应的采样误差为

ΔV=2πfV0tj。

在ADC中,ΔV的大小必须小于LSB/2才不会对数据转换的最终输出造成误差:

则输入信号频率f与时钟抖动时间的关系表示为[9]:

本文中,采样精度8bit,采样时钟频率3GHz,计算可得需满足的时钟抖动小于207

fs。

(2)时钟抖动与ADC信噪比的关系

ADC的输入信号仍是V(t)=V0sin(2πft),时钟抖动tj引起的采样误差均方根电压

表示为:

输入信号的均方根电压值等于所以时钟抖动对信噪比的限制关系为[10]:

由上式可知,时钟信号的抖动越大,ADC的信噪比恶化越严重,随着输入信号频率增

加,时钟抖动对信噪比的影响越来越大。

本文中,当SNR为ADC的理想信噪比,即6.02N+1.76时,计算可得需满足的时钟抖

动小于169fs。

2高速低抖动四相位电路设计

高速低抖动四相位时钟共分三大部分,如图2