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君子忧道不忧贫。——孔丘
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一、课程设计目标
1.熟悉并掌握verilog硬件描述语言
2.熟悉quartus软件开发环境
3.学会设计大中规模的数字电路，并领会其中的设计思想
二、课程设计实现的功能
（1）设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）；
（2）可以调节小时，分钟。
（3）能够进行24小时和12小时的显示切换。
（4）可以设置任意时刻闹钟，并且有开关闹钟功能。
（5）有整点报时功能，几点钟LED灯闪亮几下。
（6）有复位按键，复位后时间从零开始计时，但闹钟设置时间不变。
三、设计原理：
1、总原理框图：
译码显示模块
是
切换12进制显示
分频模块计
到达整点输出整点报时信号
小时校正数是
附全部代码：是否到闹钟时间输出闹钟信号
模
总模块：设置闹钟分钟
分钟校正
module块设置闹钟小时
clock(clk,reset,MODE,Alarm_ctr,BT2,H12_24,DSH,DSL,DMH,DML,DHH,DHL,dian,bao_signa
复位
l,nao_signal);
模式选择模块
inputclk;//50MHz
inputreset,MODE,Alarm_ctr,BT2,H12_24;//复位键，模式选择按钮，闹钟开关档，调节按
钮，12—24小时切换档
output[7:0]DMH,DML,DHH,DHL;//4个数码管显示输入信号
outputdian,bao_signal,nao_signal;//时分间隔点，报时信号,闹钟信号
output[3:0]DSH,DSL;//秒钟输出信号
wire[3:0]SH,SL,MH,ML,HH,HL;
wire[3:0]LED_mode;
wire[3:0]HH12,HL12,HH24,HL24,MH24,ML24,SH24,SL24;
wire[3:0]set_HH,set_HL,set_MH,set_ML;
wire_1HZ,_10ms,_250ms,_500ms;
君子忧道不忧贫。——孔丘
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wireKeydone1;
wireKeydone2;
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