数电第4版 课件 30同步状态机设计.ppt

2020浙江省线下一流课程——数字电路与数字逻辑问题：计数器、序列信号发生器、状态机有什么区别？5.6同步状态机设计①设定状态；②根据要求画出状态图，必要时应进行状态化简；③列出状态表；④确定状态方程组和输出方程；⑤将状态方程和所选用的触发器的特性方程进行比较得到驱动方程；⑥根据驱动方程画出逻辑电路图；⑦检查自启动。例1：设计一个串行数据检测器，当串行数据X出现011时，电路输出Y为1。时钟周期T1T2T3T4T5T6T7T8T9T10T11T12T13T14T15X010110010111010Y0000010000010005.6同步状态机设计解：输入端X：串行随机信号输出端Y：当X出现011序列时，Y=1；否则Y=0（1）状态定义S0状态：初始状态。该状态可以理解为时序电路处于复位时的状态。如果接收到1个1，那么状态仍为S0，因为要检测的数据是从0开始的。S1状态：已接收到1个0；S2状态：已接收到01；S3状态：已接收到011。5.6同步状态机设计（2）画出状态转换图S0状态：初始状态；S1状态：已接收到1个0；S2状态：已接收到01；S3状态：已接收到011。5.6同步状态机设计状态编码S000S101S210S311（3）列出状态真值表YX=0X=100010000101100100111011010015.6同步状态机设计（4）求触发器的状态方程和输出函数YX=0X=100010000101100100111011010015.6同步状态机设计（5）画逻辑电路图（6）电路仿真5.6同步状态机设计（1）状态转换图例2：将上例描述的串行数据检测器设计成米里型状态机。时钟周期T1T2T3T4T5T6T7T8T9T10T11T12T13T14T15X010110010111010Y0000100000100005.6同步状态机设计（2）状态真值表5.6同步状态机设计（3）状态方程和输出方程5.6同步状态机设计（4）仿真结果5.6同步状态机设计5.6同步状态机设计moduleMOORE(CP,X,Y); inputCP,X; outputY;regY;reg[1:0]CURRENT_STATE;reg[1:0]NEXT_STATE;parameterS0=2b00;//状态编码parameterS1=2b01;parameterS2=2b10;parameterS3=2b11;always@(CURRENT_STATEorX)begincase(CURRENT_STATE)S0:beginY=1b0;if(X==1b1)NEXT_STATE=S0;elseNEXT_STATE=S1;end摩尔型状态机也可以用下面的VerilogHDL代码5.6同步状态机设计S1:beginY=1b0;if(X==1b1)NEXT_STATE=S2;elseNEXT_STATE=S1;endS2:beginY=1b0;if(X==1b1)NEXT_STATE=S3;elseNEXT_STATE=S1;endS3:beginY=1b1;if(X==1b1)NEXT_STATE=S0;elseNEXT_STATE=S1;endalways@(posedgeCP)beginCURRENT_STATE=NEXT_STATE;end endmodule*************2020浙江省线下一流课程——数字电路与数字逻辑*************