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第7章F2803x的时钟和系统控制
本章内容
7.1振荡器OSC和锁相环PLL
7.2F28035中各种时钟信号的产生
7.3看门狗电路
7.4低功耗模式
7.5时钟和系统控制模块的寄存器
7.6系统初始化函数的编写
本章重点
1、掌握DSP时钟脉冲产生的原理；
2、了解F28035各种时钟信号的产生；
3、了解DSP看门狗电路和其工作原理；
4、了解F28035各种低功耗模式的设置；
5、了解时钟和系统控制模块寄存器。
7.1振荡器OSC和锁相环PLL
F28035能正常工作，除了提供DSP相应的电源以外，还需
要向CPU不断地提供规律的时钟脉冲，这一功能由F28035内部
振荡器OSC和基于锁相环PLL的时钟模块来实现。图1所示为
F28035芯片内的OSC和PLL时钟模块。
OSCCLKOSCCLK0OSCCLKor/1
VCOCLKCLKIN
/2ToCPU
VCOCLK
PLLn
PLLSTS[OSCOFF]/4
n≠0
PLLSTS[PLLOFF]
PLLSTS[DIVSEL]
4-bitMultiplierPLLCR[DIV]
图1F28035芯片的OSC和PLL模块
7.1振荡器OSC和锁相环PLL
锁相环：是一种控制晶振使其相对于参考信号保持恒定的电
路，在数字通信系统中使用比较广泛。
DSP上集成的锁相环模块的主要用途：提高系统的灵活性和
可靠性。通过软件对锁相环进行编程，外部晶振的工作频率可
以较低，经过锁相环模块来提供较高频率的系统时钟，这种设
计可以有效地降低系统对外部时钟的依赖和电磁干扰，提高系
统启动和运行时的可靠性，降低系统对硬件设计的要求。
7.1振荡器OSC和锁相环PLL
外部晶振通过了片内振荡器OSC和PLL模块，产生了时钟信
号，提供给CPU。外部晶振和送至CPU的时钟信号之间的关系有3
种，分别为PLL关闭、PLL旁路和PLL使能，PLL配置模式见表1所
示，或者见教材表7-1所示。
7.1振荡器OSC和锁相环PLL
表1PLL的配置模式
PLL模式注释PLLSTS[DIVSEL]CLKIN和
SYSCLKOUT
PLL关闭通过将PLLSTS寄存器中的PLLOFF位置1可将PLL模块0,1OSCCLK/4
关闭。在此模式中，PLL块被禁用，从而减少系统2OSCCLK/2
噪声和功率损耗。在进入此模式之前，必须先将3OSCCLK/1
PLLCR寄存器设置为0x0000（
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