基于FPGA的自主可控SOC设计 课件 第4、5讲 乘除法器的设计、存储器设计.ppt

1.采用硬件描述语言进行存储器设计，可以实现存储器字扩展存储器位扩展直接描述存储器所需求的容量和位宽存储器设计可以采用结构描述方式ABCD提交多选题1分此题未设置答案，请点击右侧设置按钮5.2只读存储器ROM的设计只读存储器（ROM）的内容是初始设计电路时就写入到内部的，通常用于存储固件。ROM主要用于计算机基本输入输出系统（BIOS）的存储和用作嵌入式系统中的程序存储器。ROM只需设置数据输出端口和地址输入端口。 5.2.1只读存储器ROM的电路结构存储矩阵地址译码器输出缓冲器5.2.2简单ROM的设计设计思想：采用二进制译码器的设计方式，将每个输入组态对应的输出与一组存储数据对应起来。5.2.3通用ROM的VHDL设计设计一个容量为256*8bit的ROM8位地址线Addr[7..0]8位数据输出线Dout[7…0]使能信号线OE5.2.3通用ROM的VHDL设计VHDL数据对象--文件类型应用端口定义5.2.4通用ROM的VHDL设计结构体实现5.2.5通用ROM验证2.关于RAM和ROM的描述不正确的是RAM掉电会丢失ROM存放程序ROM可以随机存储RAM存放数据ABCD提交单选题1分此题未设置答案，请点击右侧设置按钮5.3双端口RAM双端口RAM是在1个SRAM存储器上具有两套完全独立的数据线、地址线和读写控制线，并允许两个独立的系统同时对其进行随机性访问的存储器（共享式多端口存储器）。双口RAM最大的特点是存储数据共享，并且必须具有访问仲裁控制。5.3双端口RAM通用集成电路组成的双端口若两个CPU在同一时间段访问RAM发生竞争，则由仲裁电路迫使后访问的CPU处于等待状态。特点：成本低、简单且存储容量大。缺点：发生竞争，一个CPU必须等待，降低了访问效率。5.3双端口RAM专用双端口RAM芯片，如IDT7132/7142、DS1609、CY7C08D53、CY7C024等。芯片有两套完全独立的数据线、地址线和读写控制线，可使两个CPU分时独立访问其内部RAM资源。优点是通讯速度快，实时性强，接口比较简单，两边CPU都可主动进行数据传输。缺点是成本高，需要克服竞争现象。双端口RAM内有一个总线抢占优先级比较器5.3.1两种方案应用场合在要求存储量较大时，一般采用通用集成电路组成的双端口RAM；在通信实时性要求较高的而通信数据量不大时，一般采用专用双端口RAM芯片。5.3.2双端口RAM设计端口定义5.3.2双端口RAM设计结构体设计RAM数据类型定义端口A对RAM操作端口B对RAM操作5.4先进先出（FIFO）设计要求：存入数据按顺序排放，存储器全满时给出信号并拒绝继续存入，全空时也给出信号并拒绝读出；读出时按先进先出原则；存储数据一旦读出就从存储器中消失。5.4先进先出（FIFO）设计先进先出（FirstInFirstOut，FIFO）与普通存储器的区别是没有外部读写地址线，其数据地址由内部读写指针自动加减1完成。FIFO通常利用双口RAM和读写地址产生模块来实现其功能。

4.3定点数除法运算定点数除法分为原码除法和补码除法两类。除法实现方法①双操作数加法器将除法分为若干次“加减与移位”的循环，由时序控制部分实现；②采用迭代除法，将除法转换为乘法处理，可以利用快速乘法器实现除法器；③阵列除法器，一次求得商与余数，实现快速除法的基本途径。4.3.1原码除法运算原码除法的法则应包括：①除数≠0；定点纯小数时，｜被除数｜＜｜除数｜；定点纯整数时，｜被除数｜＞｜除数｜。②与原码乘法类似的是原码除法商的符号和商的值也是分别处理的，商的符号等于被除数的符号与除数的符号相异或。③商的值等于被除数的绝对值除以除数的绝对值。④将商的符号与商的值拼接在一起就得到原码除法的商。4.3.2定点除法器的原理及实现恢复余数法：先减后判，如果减后发现不够减，则上商0，并加上除数，即恢复到减操作之前的余数（第一步的余数即被除数）。其缺点是即增加了一些不必要的操作，又使操作步数随着不够减情况发生的次数而变。4.3.2定点除法器的原理及实现不恢复余数除法（加减交替除法）先减后判，如果发现不够减，则上商0，并将下一步的减除数操作改为加除数操作。这样可使操作步数固定，只与所需商的位数有关，而与是否够减无关，因此能减少运算时间。4.3.3原码加减交替除法器原码加减交替除法器的运算法则：1.除法运算前，应满足条件：X*Y*,且Y*≠0,否则，按溢出或非法除数处理