数字时钟实习报告.pdfVIP

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数字电路课程设计

订

线

题目：利用CPLD设计可调时数字钟

学院电子信息工程学院

专业电气工程及其自动化

学号

姓名

教师

2012年7月2日

基于CPLD数字时钟设计

摘要

本数字钟采用动态显示数字的方法，输入512Hz的时钟信号，驱动显示位选

信号产生，位选信号以85Hz从0到6不断地扫描数码管。

输入2Hz信号通过2分频变成秒信号，秒信号驱动时钟计数模块计数，完成

时钟计数的功能，在位选信号扫描到相应的数码管时，计数器将计数的结果显示

在数码管上，由于视觉残留的关系，人眼会感觉到数字一直在显示，从而实现计

时功能。

在手动调节时钟时，有三个按键，一个实现清零，一个作为模式选择键，最

后一个作为调整时间键。其中模式选择键按照顺序选择要调整的数码管，并将其

产生的信号与时钟输入端产生的信号在闪烁控制模块进行对比，输出2Hz的信号

传输给BCD-7段译码器控制要调整的显示位的显隐；而调整时间键则在选好数码

管后通过按压按键产生脉冲使数码管实现加一的运算，从而改变时间。

将1Hz闪烁的小数点接在秒信号上即可。

关键词：CPLD三八译码器七段译码器

目录

一总体设计方案1

1.1设计要求1

1.2设计原理1

1.2.1电源电路1

1.2.2振荡电路与分频电路1

1.2.3显示电路2

二各模块说明4

2.1设计思路及步骤4

2.2总体框图4

2.3各模块说明5

2.3.1BCD-7段译码器5

2.3.2时间计数器电路6

2.3.3数据选择器电路9

2.3.4译码器电路10

2.3.5比较器电路11

2.3.6按键消抖电路11

2.4数字钟电路总图12

三课程总结14

3.1遇到的问题及其解决办法14

3.2收获与体会14

参考文献14

一总体设计方案

1.1设计要求

1、以数字形式显示时、分、秒的时间；

2、要求手动校时、校分、校秒；

3、调节时间时对应显示位以2Hz频率闪烁；

4、时与分显示之间的小数点常亮；

5、分与秒显示之间的小数点以1Hz频率闪烁；

6、各单元模块设计即可采用原理图方式也可以用Verilog程序进行设

计。

1.2设计原理

1.2.1电源电路

如图1.1示为实验所需的电源电路。

图1.1电源电路

1.2.2振荡电路与分频电路

晶体振荡器给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证

数字钟的走时准确及稳定.

分频电路采用T触发器对其分频，每经过一个T触发器对其二分频，所以各

点的分频倍数分别为：QD:24QE:25QF:26QG:27QH:28QI:29

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