时序电路设计-101序列检测器.pdf

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数字逻辑设计及应用

课程设计报告

姓名：雷蕾

学号：2010012030036

选课号：

设计题号：5

精品

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一．设计题目：设计101序列检测器

二．设计要求

要求使用状态机设计一个序列检测器，检测输入数据，当输入中出现101时，输出1，否则输出为0。

不进行重复判断，即当出现10101…时，输出为00100…

判断的具体流程如下：

1.电路复位，进入状态S0，等待输入

2.S0状态下：如果输入为0，则停留在S0，如果输入为1，则跳转到S1

3.S1状态下：如果输入为0，则跳转到S2，如果输入为1，则停留在S1

4.S2状态下：如果输入为1，则输出1，并跳转到S0，如果输入为0，则输出0，并跳转到S0

检测器电路实现：时钟信号，1bit输入待判断信号，1bit输出判断结果。

三．设计过程

1.设计方案：

通过使用ISE编写verilog语言，实现以下过程：

1

00

01

01

s0s1

0

0/110

s3

只有当s3接收到的输入信号为1的时候，输出才会为1，其余时候输出都为0.

2.设计程序：

模块文件：

`timescale10ns/1ns

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精品

.

//Company:

//Engineer:

//

//CreateDate:21:02:4006/06/2012

//DesignName:

//ModuleName:abcd

//ProjectName:

//TargetDevices:

//Toolversions:

//Description:

//

//Dependencies:

//

//Revision:

//Revision0.01-FileCreated

//AdditionalComments:

//

//////////////////////////////////////////////////////////////////////////////////

moduleabcd(

inputreset,

inputclk,

inputipt,

outputregresult

);

parameter[1:0]s0=2b00,s1=2b01,s2=2b10;

reg[1:0]state;

always@(posedgeclk)

begin

if(reset)

begin

state=s0;

result=0;

end

else

begin

case(state)