内存设计流程简介.pptVIP

在高频状态下:传输线可以表征为上图所示的电阻,电容,电感和电导链.信号完整性问题.包括时延,反射,串绕,振铃等电源完整性问题.EMC/EMI问题.高速电路设计需要解决:JEDEC提供的规范DIMM信号类别.(数据,地址信号,命令信号,1/2bank?)符合对应RowCard的器件封装,尺寸,频率等参数,如DRAM,PLL,REG,AMB等.原理图(信号连接关系)DIMM外观尺寸.各种信号的拓扑结构,线长容限,以及端接的阻容器件.规定阻抗控制(60Ohm+/-10%)参考叠层.VDDSPD,Vref,VDDQ等电源线以及电源/地层的去藕电容参考容值.高速电路设计流程specsolutionDesignentryPCBlayoutSignaltestYNOKcompleteTraditionaldesignflowspecsolutionDesignentryPCBlayoutSignaltestYNOKcompleteOKNPre-simPost-simHigh-speeddesignflow业界较先进的PCB设计软件——Cadence包括原理图、PCB版图，信号完整性及电源仿真等多种工具的专业PCB设计软件。原理图使用ConceptHDL，板图级的设计使用Allegro内存设计涉及的器件及作用DRAM芯片:数据存储单元.是内存条上的最重要的器件，决定DIMM的容量及带宽。主要芯片厂家有等.EEPROM芯片:存储内存的主要性能参数，包括工作频率，内存容量等，开机时，自检程序根据SPD中的参数设置BIOS中内存相关参数.阻容器件:电阻及排阻主要用于消除信号反射,对传输线做源端或终端匹配.电容主要用于旁路,滤波,去藕以及匹配等作用.对于服务器内存,还会用到控制时钟同步的PLL芯片及数据寄存作用的Register芯片.以及用于FullyBufferedDIMM上的AMB(AdvancedMemoryBuffer)芯片.1.原理图设计SPEC原理图要求:1.确定器件封装2.确定器件间连接关系2.PCB板图设计叠层结构对阻抗的控制带状传输线：信号线夹于两层参考平面之间。这样的结构有利于减少外接的电磁干扰，可以得到较好的的信号。对于比较重要的时钟信号，多层布线中可以优先考虑使用内层布线微带传输线：信号的表层布线，仅有一层参考层，外界对线路信号的传输影响比带状线要差，但这样的设计使得布线相对简单且接触信号线更为容易。SSHWWWFR4GroundPlane布线阻抗要求：JEDEC对信号线阻抗有明确的要求(DDRII为例）：特征阻抗: 60Ohm＋/－10%信号线最小间距: 4mil差分线间距： 4mil影响PCB特征阻抗的几个重要参数为:线宽,介质厚度,介电常数,铜厚等对于已给定的FR-4PCB介质,我们主要关注的的是如何调整参考平面的叠层及电源/地平面的分布来保证布线阻抗的连续.内存PCB的阻抗控制：60欧+/-10％虽然内存设计中对于PCB叠层阻抗控制通常交由PCB厂商解决，对于设计人员合理安排叠层，同样需要控制布线阻抗连续性以及进行信号完整性仿真等方面都有重要的意义。Cadence中对叠层阻抗控制的设计工具：JEDEC提供的几种PCB叠层结构布线约束：方便地设置线间的距离约束，以便手动布线时使线宽和线距自动地避让，以达到要求的距离。时钟线的布线数据线的布线减少弯曲，消除阻抗不连续点减少过孔的使用保持差分线的平行及等距布线技巧：设定线长规则及时发现线长错误及时发现线长不满足规则的情况，防止因设计失误产生的信号的时序错误AllegroConstraintManager在保证阻抗情况下以最小间距并行——减小共模干扰走内层——降低电磁干扰调整走线长度——满足时序电容：在PCB上均匀分布旁路电容和去耦电容。1.旁路电容－为参考不同电源层的信号提供完整的回流路径。2.去耦电容－增加电源和地的交流耦合，减小交流信号对电源的影响；消除电源电压抖动，稳定参考电压。3.负载电容——用于平衡负载端的结构，优化信号质量4.滤波电容——滤除ODT,CS等低频信号上的高频噪声电容(续）根据JEDEC规范，在CS相应信号线上会加上负载电容和滤波电容必须采用高速数字电路设计原理定义：数字电路的工作频率在达到45MHZ~50MHZ时，并且此工作频率的电路分量占整个电子系统一定的份量，我们称这样的电路为高速电路如我们