数字电路与逻辑设计数据转换与存储.ppt

?1.已知Intel2114是1K×4位的静态RAM集成电路芯片，试分析其地址线和数据线各为多少条。?2.某电路输入一位0~9的十进制数，七段数码管显示该代码与一位特定数之和的个位值。信号A3A2A1A0为输入数值，采用如下图所示的ROM实现该逻辑电路，以学号的最后一位(9)作为特定数。请给出分析过程并完成ROM的或阵列。第7章作业第37页,共38页，星期六，2024年，5月本章小结1.了解A/D和D/A转换器的基本原理和技术指标。2.了解ROM的基本工作原理和不同的编程方法。3.熟练掌握利用ROM实现组合逻辑函数的设计方法。4.了解RAM的基本工作原理。5.了解存储器的不同存储结构：队列存储结构、堆栈存储结构。第38页,共38页，星期六，2024年，5月权电阻网络DACn位权电阻网络DAC如下图所示。它由数据锁存器、模拟电子开关(Si)、权电阻解码网络、运算放大器及基准电压UR组成。集成运算放大器作为求和权电阻网络的缓冲，主要用来减少输出模拟信号负载变化的影响，并利用Rf=R/2将电流转换为电压输出，即第5页,共38页，星期六，2024年，5月倒T型电阻网络DAC电路中，只有R和2R两种电阻，构成T型网络。开关Sn-1~S0是在运算放大器求和点(虚地)和地之间转换。因此无论开关在任何位置，电阻2R总是和地相接，因而流过2R电阻上的电流不随开关位置变化而变化，该电流是恒流，开关速度较高。从左图中可以看出，由UR向里看的等效电阻为R，数码无论是0还是1，开关Si都相当接地。因此，由UR流出的总电流为I=UR/R，而流入2R支路的电流以2的倍数递减，因此流入运算放大器的电流为运算放大器的输出电压为若Rf=R，将I=UR/R代入上式，则有：U的变化范围是0~(2-n-1)UR。倒T型电阻网络DAC第6页,共38页，星期六，2024年，5月主要技术指标分辨率分辨率指输入数字量从全0变化到最低有效位为1时，对应输出可分辨的电压变化量?U与最大输出电压Um之比，即分辨率为?U/Um=1/(2n-1)。分辨率越高，转换时对输入量的微小变化的反应越灵敏。在电路的稳定性和精度能保证时，分辨率与输入数字量的位数有关，n越大，分辨率越高。转换精度转换精度是实际输出值与理论计算值之差，这种差值由转换过程中的各种误差引起，主要指静态误差，它包括：(1)非线性误差；(2)比例系数误差；(3)漂移误差。建立时间从数字信号输入DAC起，到输出电流(或电压)达到稳态值所需的时间成为建立时间。建立时间的大小决定了转换速度。目前8~12位单片集成DAC(不包括运算放大器)的建立时间可以在1μs内。第7页,共38页，星期六，2024年，5月应用示例[例7.1.1]某倒T型电阻网络DAC，将其输入值从最小以1递增至最大，再以1递减至最小，周而复始，产生一周期为51ms的三角波。要求其波形峰峰值(最大值与最小值之差)2V±1%，最小分辨电压不大于10mV，试确定DAC的主要参数。解：确定DAC的三个参数，即位数n、参考电压UR、转换时钟CLK的周期(1)确定位数n。假定DAC输出最小值为0V，峰峰值为2V±1%，则波形最大值为1.98V≤Um≤2.02V。由题意可知DAC可分辨电压变化量?U≤10mV。DAC分辨率为1/(2n-1)=?U/Um，所以n=lb(Um/?U+1)≥lb(1.98/0.01+1)7.6n取最小值8，即DAC位数为8。(2)确定参考电压UR。由于输出最大值Um=(2-n-1)UR，所以UR=-Um/(1-2-8)即-2.028VUR≤-1.987V，UR取-2V。实际最小分辨电压为?U=-UR/2n=7.8125mV。(3)确定转换时钟CLK的周期。一个周期内DAC输入值从0递增到最大值255再递减回到0，共需要256+254=510个CLK，即510Tclk=51ms。CLK周期为Tclk=51ms/510=100us，即频率为10KHz。第8页,共38页，星期六，2024年，5月7.2模/数转换器第9页,共38页，星期六，2024年，5月基本工作原理取样和保持取样(也称采样)是将时间上连续变化的信号Ui(t)转换为一系列等间隔的脉冲信号Us(t)，脉冲的幅度取决于输入模拟量。取样后须加保持电路，得到最终结果Uo(t)，以方便量化和编码。采样时钟的频率fs必须大于信号所含的最大的频率值的2倍，通常取3~5倍，采样周期Ts=1/fs。例1：信号最大频率为10MHz，那么采样频率至少20MHz，最佳采样频率取30MHz~50MHz。例2：如果器件规定转换时钟最