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1、中英名词解释
IC〔IntegratedCircuit〕：集成电路，是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互联，“集成”在一块半导体晶片〔如硅或砷化镓〕上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
摩尔定律〔MooresLaw〕：芯片上晶体管数目每隔18个月翻一番或每三年翻两番，性能也会增加一倍。
SOC〔systemonchip〕：在一个微电子芯片上将信息的采集、传输、存储、处理等功能集成在一起而构成系统芯片。
EDA〔Electronic-SystemDesignAutomation〕：电子设计自动化
能带：能量越高的能级，分裂的能级越多，分裂的能级也就相邻越近，这些邻近的能级看起来就像连续分布，这样的多条相邻近的能级被称为能带
本征半导体：是一种完全纯洁的、结构完整的半导体晶体。〔经过一定的工艺过程将纯洁的半导体制成的单晶体称为本征半导体。导带中的自由电子与价带中的空穴都能参与导电。〕
肖特基接触：金属与半导体接触并且金属的费米能级低于N型半导体或高于P型半导体的费米能级，这种接触为肖特基接触。
MESFET：〔Metal-SemiconductorFiledEffectTransistor〕，即金属-半导体场效应晶体管
Spice〔SimulationProgramwithIntegratedCircuitEmphasis〕：集成电路仿真程序，主要用来在电路硬件实现之前读电路进行仿真分析。
FPGA(FiledProgrammableGateArray)：现场可编程门阵列。〔又称逻辑单元阵列，LogicCellA〕
IP〔IntellectualProperty〕：知识产权。通常讲的IP核是指已经设计优化好。经过验证、功能复杂、可以嵌入到其他电路中重复使用的集成电路模块。
HBT〔Hetro-junctionBipolarTransistor〕：异质结双极晶体管
短沟道效应：短沟道效应主要是指阈值电压与沟道相关到非常严重的程度。随着沟道长度变的越来越短，阈值电压与沟长及漏电压有着明显的关系。而随着沟长的变短，阈值电压与衬底偏压的关系变弱。P-125
沟通长度调制效应：MOS晶体管中，栅下沟道预夹断后、假设继续增大Vds,夹断点会略向源极方向移动导致夹断点到源极之间的沟道长度略有减小，有效沟道电阻也就略有减小，从而使更多电子自源极漂移到夹断点，导致在耗尽区漂移电子增多是Id增大，这种效应称为沟道长度调制效应。
电路仿真：将要分析的电路问题列出数学形式的电路方程，然后对电路方程求解。就是设计好的电路图通过仿真软件进行实时模拟，模拟出实际功能，然后通过其分析改良，从而实现电路的优化设计。P-132
电路综合：synthesis实现在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。
ASIC〔ApplicationSpecificIntegratedCircuit〕：专用集成电路
VDSM〔VeryDeepSub-micron〕：超深亚微米
VLSI〔VeryLargeScaleIntegration〕：超大规模集成电路
DRC：designrulecheck设计规那么检查，最小线宽、最小图形间距、最小接触孔尺寸、栅和源漏区的最小交叠等。
ERC：ElectricalRulesCheck电气规那么检查，检测有没有电路意义的连接错误，如短路、开路、孤立布线、非法器件等，介于设计规那么与行为级分析之间，不涉及电路行为。
LVS：LayoutVersusSchematic电路与幅员一致性验证，从幅员提取出的电路网表与从原理图得到的网表进行比拟，检查两者是否一致。主要用于保证进行电路功能和性能验证之前防止物理设计错误。
GDSII：GraphicDataSystem是一种时序提供格式，用于设计工具、计算机和掩膜制造商之间进行半导体物理制板的数据传输。
tape–out：提交最终GDSII文件加工
Foundry：芯片代工厂
RTL:RegisterTransferLevel存放器传输级，用于描述同步数字电路操作的抽象级。
DC:DesingCompiler设计编译器〔用于综合〕
FM:FormTest形式验证
APR:AutoPlaceandRoute自动布局布线
STA:StaticTimingAnalysis静态时序分析
SDF:StandardDelayFormat标准延时格式文件，数字电路后端设计中的一种文件
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