数字逻辑与系统设计 课件 第3章 组合逻辑电路.pptx

第3章组合逻辑电路;

3.1分析与设计;

【例3.1.1】某设备的控制电路如图3-1所示，分析该组合逻辑电路的逻辑功能。;

从输入量A、B和C开始逐级推导，即有

其真值表如表3-1所示。从表中可以看出，只要有两个或两个以上的输入为1，输出就为1。因此，该电路可以视为是一种“少数服从多数”的表决器。;

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【例3.1.2】分析Verilog语言描述的逻辑电路的功能。;

从变量定义中可以看出输入A、B、C为三个1位变量，x是三者之和，当和大于等于2时表明三者之中至少有两个为1。从if-else语句可以看出，只有x不小于2时才输出1，即只要有两个或两个以上的输入为1，输出就为1。该电路与例3.1.1的电路功能相同。;

3.1.2电路设计

【例3.1.3】某产品重量检测单元电路有四个输入D3、D2、D1和D0(其组合值为输入的产品重量值)和3个输出信号FL(不足)、FM(合格)和FH(超重)。其输入/输出关系如下：

(1)仅当质量值小于5时FL=1，其他情况FL=0。

(2)仅当质量值大于10时FH=1，其他情况FH=0。

(3)仅当质量值不小于5且不大于10时FM=1，其他情况FM=0。

设计该单元电路。;

解①输入变量为D3、D2、D1和D0，输出变量为FL、FH和FM。

②真值表如表3-2所示。;

③最小项表达式为;

④逻辑电路图采用K图化简，如图3-2所示。;

输出逻辑函数表达式为;

逻辑电路如图3-3所示。;

⑤HDL代码如下：;

⑥波形图如图3-4所示。;

【例3.1.4】某比赛项目有三个裁判，每个裁判有一个表决按钮，按下按钮表明“通过”。运动员的最终成绩通过是否亮灯来表示，灯亮表示“通过”，灯灭表示“未通过”。仅当两个或两个以上裁判按下按钮时，灯才亮。

解①输入/输出定义。

比赛项目有三个表决按钮，分别采用三个输入A、B和C来表示按钮状态，其电路如图3-5(a)所示，当按钮按下时，相应的变量值为0，否则为1。灯控信号采用输出F表示，F为1时灯亮，为0时灯灭，其电路如图3-5(b)所示。;

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②真值表。

根据功能描述可得表3-3所示的真值表。;

③逻辑电路图。

由真值表可得图3-6(a)所示的K图，化简可得逻辑函数表达式为

其逻辑电路如图3-6(b)所示。;

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④HDL代码如下：;

⑤波形图如图3-7所示。;

3.2加/减法器;

由真值表3-4可知：

全加器的逻辑电路和逻辑符号如图3-8所示。

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加法运算在Verilog描述中可以直接采用“+”运算符，其Verilog描述如下：;

没有低位进位的加法器称为半加器，即(CO，S)=A+B，其真值表如表3-5所示。

;?;

2.全减器

全减器包括三个输入，即本位的被减数A、减数B和低位向本位的借位CI；两个输出，即本位差D和本位向高位的借位CO。全减器的减法运算式为(CO，D)=A-B-CI，相应的真值表如表3-6所示，逻辑电路及逻辑符号如图3-10所示。;

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减法运算在Verilog语言中采用运算符“-”即可实现，其Verilog描述如下：;

3.2.2多位加/减法器

多位加/减法器通常由全加/减器级联构成。

两位加法器是最基本的多位加法器。它含有5个输入，即两位加数A1A0和B1B0、低位向本位的进位CI；3个输出，即两位和S1S0和本位向高位的进位CO。

在数学运算中，两位数加是从最低位开始逐位相加。最低位的A0、B0和CI相加，结果为CO0和S0，将CO0作为CI1，参加高位的加运算，A1、B1和CI1相加结果为CO和S1。其模块结构和逻辑符号如图3-11所示。;

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n位加法器可以直接采用“+”运算符，其Verilog描述如下：;

3.2.3应用示例

【例3.2.1】有符号数加法器如图3-12所示，输入8位有

符号数A和B，输出8位本位和S和1位进位标志CF，有符号数的加法还会出现溢出现象，因此同时也输出1位溢出标志OF。;

解由二进制补码运算可知，当最高位和次高位只有一个产生进位时，那么此加法运算产生溢出。假定次高位产生的进位为Cp，CF本身是最高位产生的进位。

加法器的HDL代码如下：;

测试代码如下：;

其仿真波形如图3-13所示，图中数据均为十六进制数。;

【例3.2.2】有符号数减法器如图3-14所示，输入8位有

符号数A和B，输出8位