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实验1QUARTUSII软件及状态机设计01实验目的：学习FPGA设计软件教学基本要求：掌握软件流程，掌握状态机编程实验内容提要：设计一个状态机0203状态机设计是数字电路中使用非常广泛和方便的时序设计工具。由于硬件是并行的触发，相对软件是串行执行，那么让硬件电路按照节拍执行串行操作指令就成为一个问题，这就是状态机的主要功能。相应的，软件指令中的几十条简单顺序执行代码可能需要硬件的几十上百个触发器去实现其功能。所以，软件与硬件的设计思路有相当大的区别。当然，随着FPGA规模的不断扩大，这些问题也越来越容易解决了。我们可以用软件的思路去描述自己的设计，可能最终实现的电路是几十万门级的器件，但是你只要花费几美元就能买到。状态机是数字电路的基础，因此，FPGA和VHDL语言的学习也从这个实验开始。01030201环节1FPGA课件学习40分钟02参见《数字系统设计与FPGA专题实验》03环节2VHDL语言学习20分钟04打开lab/lab1/sync.vhd05环节3sync实验；30分钟06lab/lab1/sync.vhd07环节4红绿灯实验；150分钟08lab/lab1/states四个环节：环节1FPGA课件学习40分钟参见《数字系统设计与FPGA专题实验》01环节2VHDL语言学习20分钟02打开lab/lab1/step1/sync.vhdVHDL语言结构库文件芯片输入输出定义（也可能是电路模块）内部功能描述内部功能描述分两部分信号声明布尔等式环节2VHDL语言学习20分钟process内部的按照逻辑条件互斥书写有两类1，if（逻辑条件成立）thenelsif（逻辑条件成立）thenelse(该行根据情况可以没有，表示保持)endif;2,caseQiswhenQ0=whenQ1=whenothers=(此处最好填回初始态)endcase;NotandorA=bandc;等效于A=bwhenc=‘1’else‘0’;=赋值符，右边赋值给左边。组合逻辑Count=count+1;01表示02Countn+1=count+1;03等式左边是次态，右边是现态和输入04Process内部的寄存器赋值D触发器process(clk)ifclkeventandclk=1thenq=d;endif;endprocess;q次态；d激励process(rst,clk)1ifrst=0then2q=0;3elsifclkeventandclk=1then4q=d;5endif;6endprocess;7rst异步复位；q次态；d激励8带异步复位的D触发器21ifrst=0thenq=q+1;（左边的q是次态,右边的q是现态）q=(others=‘0’);（所有比特位置0）elsifclkeventandclk=1thenendif;435计数器模60计数器ifrst=0then q=(others=0);elsifrising_edge(clk)then（注意这种描述方式） ifq=59then q=(others=0); else q=q+1; endif;endif;process内部顺序process(rst,clk) ifrst=0then q=0; elsifclkeventandclk=1then q=d; ifa=1then q=b; else q=q; endif; endif;endprocess;你觉得上面这段代码中，q到底在怎样变化？process内部顺序process(rst,clk) ifrst=0then q=0; elsifclkeventandclk=1then ifa=1then q=b; else q=q; endif; q=d; endif;endprocess;本页中，q到底在怎样变化？lab/lab1/step1/sync.vhd画出你理解的这个电路的原理图环节3sync实验；