VHDL和FPGA设计全套课件.pptVIP

VHDL和FPGA設計12.1概述ProtelDXP提供了一個高效的硬體描述語言的設計工具，它支持兩種不同方式的設計：既可以使用VHDL語言來直接編寫檔，也可以通過繪製原理圖直接編譯成VHDL檔。用語言的方式而非圖形等方式描述硬體電路，容易修改，容易保存。VHDL和Verilog都被IEEE公佈為工業標準，是目前最為流行的硬體描述語言。12.2VHDL基本知識12.2.1VHDL程式基本結構12.2.2VHDL程式實體和結構體12.2.3VHDL程式包和設計庫12.2.4VHDL配置指定12.2.5VHDL對象及其數據類型12.2.6VHDL運算式與運算操作符12.2.7VHDL副程式12.2.8VHDL順序描述語句12.2.9VHDL並行描述語句12.2.10VHDL程式舉例12.2.11VHDL小結12.2.1VHDL程式基本結構VHDL把一個任意複雜度的電路模組的模型視作一個單元。在VHDL中，元件由設計單元定義，設計單元由實體聲明部分entity和結構體部分architecture組成。一個單元只有一個設計實體，而結構體的個數不限。實體聲明部分提供該設計單元的公共資訊：名稱，端口信息和類屬參數；而結構體則用於定義該設計單元的內部操作特性。一個設計實體和某一特定的結構體合起來共同定義一個元件模型。如圖12.1所示。圖12.1VHDL語言程式設計基本結構12.2.2VHDL程式實體和結構體VHDL提供層次化結構描述的手段。一個電路系統用一個實體描述，組成該電路系統的每個元件實際上也是一個一個的實體。整個電路系統可以作為更大型電路系統的一個元件。實體的描述分兩部分：實體聲明（entity）和結構體（architecture）。實體聲明定義實體的外部介面，結構體規定該實體的內部結構或行為。12.2.3VHDL程式包和設計庫在一個大的設計中，某些數據可能要在多個實體中使用，這時應當在程式包中聲明。引用程式包時，在編譯單元之前添加下麵的語句：use庫名.包名.專案名；或use庫名.包名.all；前面一句表示包中的指定專案可見（即可以引用）；後面一句的.all表示包中的所有專案都可見。12.2.4VHDL配置指定配置(Configuration)語句描述層與層之間的連接關係以及實體與結構體之間的連接關係。設計者可以利用這種配置語句來選擇不同的構造體。在仿真某個實體時，可以利用配置來選擇不同的構造體，進行性能對比實驗以得到性能最佳的構造體。12.2.5VHDL對象及其數據類型VHDL有三類對象：信號、變數和常量。如表12.1所示。VHDL語言的每個對象都有一個類型，對象的類型在聲明部分中確定。對象聲明的一般形式是：對象類對象識別字：對象類型:＝初值運算式；對象識別字由一個識別字或由逗號(，)隔開的多個識別字組成。初值也可以不指定，系統默認其初值為類型定義中的最左邊的值。表12.1VHDL的三類對象12.2.6VHDL運算式與運算操作符邏輯運算符:not（非）,and（與）,or（或）,nand（與非）,nor（或非）,xor（異或）,xnor（異或非）；算術運算符：+(正號)，-(負號)，abs(絕對值)，+（加），-（減）,*（乘）,/（除）,mod（取模）,rem（取餘）,**（乘方），sll（邏輯左移）,sla（算術左移）,srl（邏輯右移）,sra（算術右移）,rol（邏輯迴圈左移）,ror（邏輯迴圈右移）；關係運算符：=（等於），≠（不等於），（小於），（大於），=（小於等於），=（大於等於）；連接運算符：（連接）12.2.7VHDL副程式VHDL提供兩種子程式：過程和函數。過程與函數的區別在於：過程調用是一個語句，函數調用則是運算式的一部分。VHDL中子程式的定義分為兩部分：聲明部分與相應的副程式體。副程式體中的聲明部分還可以包括另外的副程式聲明和副程式體，形成副程式的嵌套。VHDL容許設計者自己定義副程式（過程和函數）。在VHDL描述的任何位置都可以對一個副程式進行重複調用。12.2.8VHDL順序描述語句在用VHDL語言描述系統硬體行為時，按語句執行順序對其進行分類，可以分為順序描述語句和並行描述語句。