数字跑表模块设计.pptVIP

目的：通过选用具体芯片厂商提供的器件库，对设计进行目标FPGA芯片的综合优化，包括面积和时间的优化，管脚、时钟的约束，产生基于目标FPGA芯片的网表，该网表可以进行门级前仿真以及作为后端设计的输入。综合有三步：1、HDLcompilation2、Opimization3、Technologymapping数字跑表设计202X赵杰任务要求设计一个数字跑表，实现“百分秒”、“秒”和“分”的计时及显示。“秒”和“分”能实现从“00”到“59”的循环计数；“百分秒”能实现从“00”到“99”的循环计数。时间显示利用的是开发板上提供的LED数码显示器。时钟信号来源于开发板提供的时钟信号。具有复位、暂停、秒表计数的功能；任务分析图1数字跑表的系统框图010203模块划分显示控制计数模块分频模块确定FPGA的规格编号规格1复位信号高有效，对系统异步清零2暂停信号低电平秒表计数，高电平停止计数3百分秒、秒、分钟计数均采用BCD码计数方式设计方案百分秒计数器秒计数器分计数器flag1flag2pause跑表模块clkresetms_hms_ls_hs_lm_hm_ls_l[3:0]m_h[3:0]m_l[3:0]clkpausereset秒计数器分计数器s_h[3:0]flag接口信号定义信号名I/O含义clkI100HZ时钟输入resetI复位信号，高电平有效pauseI暂停信号，低电平计数，高电平暂停ms_hO百分秒高位ms_lO百分秒低位s_hO秒信号高位s_lO秒信号低位m_hO分钟信号高位m_lO分钟信号低位modulepaobiao( clk, reset, pause, ms_h, ms_l, s_h, s_l, m_h, m_l ); input clk,reset,pause;output[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l;reg[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l;reg flag1,flag2;......（程序主体部分）......endmodule设计输入#2022功能仿真DUTTESTBENCH查看输出波形目的：对设计进行不带器件延时信息的逻辑功能仿真，验证电路功能是否满足设计要求功能仿真---编写testbenchmoduletb_paobiao; reg clk,reset,pause;wire[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l;paobiaou_paobiao(clk,reset,pause,ms_h,ms_l,s_h,s_l,m_h,m_l);//时钟产生模块initialbegin clk=1b0;endalways #5clk=~clk;//复位信号产生initialbegin reset=1b0; #100reset=1b1; #10reset=1b0;end//暂停信号产生initialbegin pause=1b1; #300pause=1b0; #119905pause=1b1; #30pause=1b0;endendmodule仿真波形电路综合Verilog/VHDL原理图01Synthesize02门级网表03综合之后的部分原理图1布局布线布局：将综合输出的逻辑网表适配到具体FPGA器件的物理单元上布线：实现FPGA器件元件之间的互连目的：通过选用具体芯片厂商提供的器件库，对设计进行目标FPGA芯片的综合优化，包括面积和时间的优化，管脚、时钟的约束，产生基于目标FPGA芯片的网表，该网表可以进行门级前仿真以及作为后端设计的输入。综合有三步：1、HDLcompilation2、Opimization3、Technologymapping*