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01任何组合电路都可表示为其所有输入信号的最小项的和或者最大项的积的形式。时序电路包含可记忆器件（触发器），其反馈信号和输入信号通过逻辑关系再决定输出信号。02数字电路的基本组成PLD的逻辑符号表示方法乘积项与门PROM结构EPROM和EEPROM与阵列为全译码阵列，器件的规模将随着输入信号数量n的增加成2n指数级增长。因此PROM一般只用于数据存储器，不适于实现逻辑函数。用PROM实现组合逻辑电路功能实现的函数为：固定连接点（与）编程连接点（或）PLA结构PLA的内部结构在简单PLD中有最高的灵活性。PAL结构与阵列可编程使输入项增多，或阵列固定使器件简化。或阵列固定明显影响了器件编程的灵活性用PAL实现全加器AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCnGAL结构OLMC逻辑宏单元GAL器件与PAL器件的区别在于用可编程的输出逻辑宏单元（OLMC）代替固定的或阵列。可以实现时序电路。GAL器件的OLMC

OutputLogicMacroCell每个OLMC包含或阵列中的一个或门组成：异或门：控制输出信号的极性D触发器：适合设计时序电路4个多路选择器输出使能选择反馈信号选择或门控制选择输出选择CPLD内部结构（Altera的MAX7000S系列）逻辑阵列模块I/O单元连线资源逻辑阵列模块中包含多个宏单元宏单元内部结构乘积项选择矩阵乘积项逻辑阵列可编程触发器可编程的I/O单元能兼容TTL和CMOS多种接口和电压标准可配置为输入、输出、双向、集电极开路和三态等形式能提供适当的驱动电流降低功耗，防止过冲和减少电源噪声支持多种接口电压（降低功耗）1.2～0.5um,5V0.35um,3.3V0.25um,internal2.5V,I/O3.3V0.18um,internal1.8V,I/O2.5Vand3.3V1在各个逻辑宏单元之间以及逻辑宏单元与I/O单元之间提供信号连接的网络2CPLD中一般采用固定长度的线段来进行连接，因此信号传输的延时是固定的，使得时间性能容易预测。可编程连线阵列可编程逻辑块（CLB）4可编程输入输出模块（IOB）5IOB1PIC2内部结构称为LCA（LogicCellArray）由三个部分组成：3可编程内部连线（PIC）CLB包含多个逻辑单元6FPGA结构原理图LE内部结构查找表的基本原理实际逻辑电路LUT的实现方式???????????????????????????????????????????????????????????????????????????????????????????????????????????????????????a,b,c,d输入逻辑输出地址RAM中存储的内容00000000000001000010....0...01111111111N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多个输入的查找表采用多个逻辑块级连的方式查找表的基本原理N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多于输入的查找表采用多个逻辑块级连的方式FPGA中的嵌入式阵列（EAB）可灵活配置的RAM块用途实现比较复杂的函数的查找表，如正弦、余弦等。可实现多种存储器功能，如RAM，ROM，双口RAM，FIFO，Stack等灵活配置方法：256×8，也可配成512×4内部晶体震荡器高速反向放大器用于和外部晶体相接，形成内部晶体振荡器。提供将振荡波形二分频成对称方波的功能。CPLD与FPGA的区别CPLDFPGA内部结构Product－termLook－upTable程序存储内部EEPROMSRAM，外挂EEPROM资源类型组合电路资源丰富触发器资源丰富集成度低高使用场合完成控制逻辑能完成比较复杂的算法速度慢快其他资源－EAB，锁相环保密性可加密一般不能保密*