第三讲 加法器设计.pptVIP

3.1.3并行进位根据进位产生函数Gi=AiBi及进位传递函数，可得到如下逻辑式：C1=G1+P1C0C2=G2+P2G1+P2P1P0C3=G3+P3G2+P3P2G1+P3P2P1C0...Cn=Gn+PnGn-1+…+（Pn…P1）C03.1.3并行进位在并行进位结构中，各进位结构是独自形成的，并不直接依赖于前级。当加法器运算的有关输入（AiBiC0）稳定后，各级同时产生自己的Gi和Pi，也同时形成自己的进位信号Ci。3.1.3并行进位4位并行进位加法器的设计采用数据流方式进行描述。其中，P表示进位传递信号，如果P为0，就否决前一级的进位输入，G表示绝对进位信号，如果g为1，表示一定会向后一级产生进位输出。pp信号和gg信号用于多个超前进位模块之间的连接，例如利用4个4位超前进位加法器模块构成16位超前进位加法器。3.1.3并行进位3.2浮点加法器浮点数比定点数的表示范围宽，有效精度高，更适合于科学与工程计算的需要。浮点数由阶码E和尾数M组成，其数值为：（-1）Ms×M×BE3.2.1规格化浮点数加减运算

基本原理浮点数X=Mx·2Ex±Y=My·2Ey（1）对阶（2）尾数进行加（减）运算（3）规格化（4）舍入处理对阶的原则：小阶对大阶。当调整阶码时，尾数应同步地移位，以保证浮点数的值不变。如果阶码以2为低，则每当阶码增1时，尾数应右移一位。 3.2.1规格化浮点数加减运算

基本原理比如加法操作，输入部分包括R0，R1寄存器里面的操作数，以及加法控制命令比如5+8,=13，状态信息包括有无产生进位，是否溢出136+152=288,8位定点数运算产生溢出进位传递的逻辑结构形态好像链条，因此常将进位传递逻辑称为进位链。如在总线1,2和ALU输入端之间再各加一个输入缓冲寄存器,并把两个输入数先放至这两个缓冲寄存器,那么,ALU输出端就可以直接把操作结果送至总线1或总线2上去。为了简化设计，我们采用单总线结构ALU进行设计ALU模块主要通过数据总线，控制总线与其他模块进行数据通信。设计调试过程中面临的具体问题。针对以上设计的指令功能，我们如何进行ALU设计呢下面我们以一个8位的ALU设计为例进行讨论一般锁存器采用D触发器来实现。ALU有两个数据输入端，所以需要用到两个74273CLRN是清零信号，低电平有效。正常工作状态下应当是为高电平。所以接VCC。为了区分两个寄存器，增加了M_A,M_B两个寄存器控制信号。操作数通过数据总线进入到暂存器。当两个数据都在暂存器时，就可以同时送入到ALU进行算术逻辑运算。在clk上升沿有效，M_A有效，将R0数据送入暂存器A;在第二个clk上升沿有效，M_B有效，将R1数据送入到暂存器B。根据这一原理可以实现超前进位加法器，通过在多个全加器的基础上，增加超前进位形成逻辑，减少了由于进位信号传递产生的延迟，运算速度显著提高。否决的意思就是即使前一级有进位，本级也不会向后一级产生进位输出。当要求较高计算精度时，往往采用浮点运算。一个定点小数表示浮点数尾数，一个定点整数表示浮点数的阶换句话说，以大的阶码为基准，调整小的阶码。第三讲加法器设计定点加法器设计进位链结构串行进位并行进位浮点加法器设计规格化浮点数运算的基本原理浮点加法器设计实现3.1定点加法器设计算术逻辑部件的核心单元是加法器。加法器是影响算术逻辑部件整体性能的关键部分。定点多位加法器是指能够实现多位二进制数相加运算的电路。A:1101B:1011111被加数加数低位进位00011和S进位C0+3.1定点加法器设计---不考虑低位进位的一位加法器一位半加器半加器被加数A加数B和S进位C---考虑低位进位的一位加法器一位全加器：被加数加数和进位全加器低位进位3.1.1进位链结构按形成进位的方式可以将多位加法器分为两类：串行进位加法器串行进位方式是将多个全加器的进位输出依次级联。并行进位加法器并行进位加法器设有专门的并行进位产生逻辑，运算速度较快。3.1.1进位链结构串行进位加法器每步操作只实现一位求和。采用一位加法器设计n位全加器，则需将n位二进制求和运算分解为n步操作实现，每位的进位作为下一步求和操作的进位输入。串行加法器所用元件很少，但速度太慢。3.1.1进位链结构并行进位加法器使用n个全加器一步实现n位相加，即n位数据同