VCS简易图文教程.docVIP

VCS简易教程

编译所有点v文件：vcs*.v-debug_all-R-gui-ltop_log

-debug_all表示调用UCLI和DVE，并为进一步的DVE调试建立必要的文档；-R表示编译之后立即运行仿真；-gui表示在仿真0时刻翻开DVE界面；-l表示记录编译过程日志，后跟日志文件名

在HierarchyBrowser窗口中选中module(左图)，那么其端口信号会显示在DataPane窗口中〔右图〕

在DataPane窗口中选中要显示的信号，右击addtowaves-newwaveview(波形窗口翻开)

4．设置仿真时间

在空格栏中输入仿真时间，点击左边的下箭头，开始仿真，右下角的2，1/2是波形放大缩小

5．调试

波形显示后，如果又添加了新的信号，那么重新点restart图标，这时波形不显示〔modelsim仍然保存〕，点击工具栏的加载波形，如下列图的下拉箭头

如果要调试内部某个模块的信号，先在HierarchyBrowser窗口选中module〔上面的第3步〕，可以通过RTL代码的例化名查找，如上例：例化了双口RAM例化名为code_u，添加code_u的所有信号都波形窗口，信号很多，包括内部的很多wire，buffer等。可在波形窗口中过滤这些信号，只留下输入输出端口，方法如下：

点击上图中过滤信号下拉箭头，将不需要的信号过滤〔把勾号去掉，默认为所有勾都选上〕

Wave窗口中只剩下输入输出信号。然后进行仿真。假设要区分不同的信号组，以便观察，可以插入分割信号：菜单signale-InsertDivider

后端网表仿真

》后仿真，需在tb文件中参加sdf文件，如下：

initial

begin

$sdf_annotate(XXXX.sdf,top_module_name);//例：(“xxx.sdf”，soc_i)

end

〔sdf要在PT中生成，DC输出的sdf可能会有写warning〕

》标准单元库文件有两种，分别为tsmc18_neg和tsmc18,前者支持neg_tchk负延迟检查,后者不支持。因为holdtimecheck的值是负的,所以要进行negativetimingcheck,否那么默认将会使负值的holdtimecheck改为0，对holdtime负值的检查,在vcs时加上+neg_tchk这个option。

编译源文件并启动软件图形界面

vcssoc_lvs.v./tb/*.v./tb/mem/*.v./tb/uart/*.v./TSMC.18/*.v-debug_all-R-gui-lsoc_log+incdir+./tb./tb/uart./tb/mem+v2k-toptb-negdelay+neg_tchk+maxdelays+sdfverbose+no_notifier(需输出编译日志加“soc_vcs.log”表示运行log存于soc_vcs.log)

参数解释：〔参考VCS仿真指南〔第二版〕〕

-debug_all表示调用UCLI和DVE，并为进一步的DVE调试建立必要的文档；

-R表示编译之后立即运行仿真；

-gui表示在仿真0时刻翻开DVE界面；

-l表示记录编译过程日志，后跟日志文件名;

+incdir+表示文件搜索路径

+v2k表示支持verilog2001标准

-top设置编译顶层模块，后跟顶层modele名，不是文件名。

-negdelay消除负延迟引起的error〔也可不加，忽略这个error〕

+neg_tchk支持负延迟检查，主要是检查holdtime，否那么反标中会把负值忽略为0

+maxdelays用SDF文件中的延迟，取代仿真库中的延时〔仿真库中通常是建立时间1ns，保持时间0.5ns〕，取SDF文件中的最大延迟

+mindelays用SDF文件中的延迟，取代仿真库中的延时，取SDF文件中的最小延迟〔保持时间检查〕

+sdfverbose显示所有的sdf反标错误

+no_notifier关闭时序检查函数中的不定态生成传播，即通过这个参数，如果有时序违规，控制台会报告，但不会影响逻辑功能的正确输出。

只做网表的功能仿真可以用+nospecify:消除所以延迟；而+notimingchecks只是消除延迟

违规断言，防止输出不定态，但延迟还在。因此+nospecify的作用包括了+notimingchecks

运行后控制台有warning：

SDFWarning：Cannotfindtimingcheck$setup(po