组合逻辑电路的设计方法.pptxVIP

2025/4/291学习要求：掌握组合逻辑电路设计的基本方法掌握常用的基本组合逻辑模块和用MSI器件进行组合逻辑设计的基本方法了解VHDL语言的基本特性，三种编程风格，初步学会使用VHDL第3章组合逻辑电路设计

第3章组合逻辑电路设计（续）2025/4/292习题1,2,3,9,10,20,21,32,35,46,48.

3.1设计流程2025/4/293STEP5STEP4STEP3STEP2STEP1功能描述(specification)：如果没有现成的描述，则先要分析问题，得到一个符合要求的电路功能描述。形式化(formulation)：根据功能描述推导出真值表或初始的布尔表达式，从而获得输入端与输出端的逻辑关系。优化(opimization)：采用两级或多级优化。画出逻辑图或提供一个目标电路的网表，目标电路由与门、或门和反相器组成。工艺映射(technologymapping)：把逻辑图或网表转化成可以用工艺实现的新逻辑图或网表。验证(verification)：验证最后设计的正确性。

3.1设计流程（续）2025/4/294例3-1设计一个将BCD码转换成余3码的转换器功能描述：一个十进制数的余3码是在此十进制数加3的二进制组合。例如，十进制数5的余3码，是5+3=8的二进制组合：1000。每个BCD码都有四位，从最高位到最低位，分别标记为A、B、C、D。每个余3码也有四位，按最高位到最低位标记，分别是W、X、Y、Z。形式化：将一个BCD码加上0011（3）即可很容易地得到相应的余3码。非有效BCD码，可以假设不存在。所以，我们不用关心这些输入组合的余3码的二进制编码，将它们看做无关项。

3.1设计流程（续）2025/4/295初步优化：

3.1设计流程（续）2025/4/296第二步优化：考虑到这四个输出表达式之间的共同子项

3.1设计流程（续）2025/4/297例3-2设计一个将BCD码转换成七段码的译码器形式化：本电路的真值表功能描述：BCD码--七段码译码器（BCD-to-seven-segment）是一个输入为十进制数的BCD码，输出编码可以驱动数码管显示此十进制数字的组合电路。译码器的七个输出端（a，b，c，d，e，f，g）选择需要显示的数码管的相关段。

3.1设计流程（续）2025/4/298优化：单独实现这七个函数需要27个与门和7个或门。然而，通过共用表达式中存在的六个乘积项，可将与门的数量减少到14。

3.2开始分层设计例3-3设计一个4位比较器2025/4/299分层设计：一种“分而治之”的方法功能描述：比较器是一个比较两个二进制码以判定两者是否相等的电路。这种特殊的电路输入端包括两个矢量：A（3:0）和B(3:0)。矢量A有四位，A（3）、A（2）、A（1）和A（0），其中A（3）是最高级，向量B和向量A一样有相同的特性。电路的输出是一个1位的变量E，如果向量A和向量B相等则输出E等于1；如果向量A和向量B不相等则输出E等于0。形式化：由于本电路的规模较大，不宜采用真值表来形式化。

3.2开始分层设计（续）2025/4/2910优化：MX电路可以用下面的等式描述。输出E的等式：

3.2开始分层设计（续）2025/4/2911分层设计可以使复杂电路的表示变得简单一些更复杂的结构也可被预定义为基本模块，用符号而不是电路图来表示在分层设计是中，模块可重复使用

3.3工艺映射2025/4/2912实现技术

3.3工艺映射（续）2025/4/2913例3-4与非门的实现1、用与非门（或非门）和反相器替换原电路中的与门和或门，形成新的等效电路

3.3工艺映射（续）2025/4/2914消除反相器对不改变逻辑函数，将所有在电路的输入端或者驱动与非门电路的输出端和驱动与非门电路的输入端之间的反相器“推”向驱动与非门电路的每个输入端。在这个步骤中，尽可能地消除反相器对。

3.3工艺映射（续）2025/4/2915例3-5或非门的实现

3.3工艺映射（续）2025/4/2916门个数：在例3-4中最终电路的门输入个数为12，而在例3-5中门输入个个数为14，所以与非门的开销较少。级数：与非门的实现电路中门的最大连接级数为3，而或非门实现电路中的最大连接级数为5。假设门电路的延迟是一样的，信号从输入到输出，门级数较少的与非门电路的最大延迟是或非门的0.6倍。所以，对于本例，与非门电路无论在门输入开销还是信号延迟上都要比或非门电路要更好。实现对比

3.4验证Chapter3-Part117验证–证明最终电路实现了原始描述所要求的功能01简单的描述有:真值表布尔表达式HDL代码01如果以上的结果来自于公式而