Verilog程序设计与EDA(二版) 课件 第6章 仿真测试程序设计.pptx

6.1用VerilogHDL设计仿真测试程序

6.2用ABEL-HDL设计仿真测试向量

6.3Altera公司的QuartusⅡ波形仿真;6.1用VerilogHDL设计仿真测试程序;对系统模块进行仿真和测试的软件工具称为测试模块或测试程序。将系统模块和测试模块组合在一起，类似于一个测试台(TestBench)或测试装置(TestFixture)，在这种由软件构成的测试台上就可以验证硬件的正确性。

6.1.1七段数码管译码器测试模块

该译码器已通过综合，其系统模块源文件如下：;测试模块用于检测系统模块设计得是否正确，它给出模块的输入信号、相应的功能变化或时序关系、输出信号。如果测试结果与预期的不一致，则要对原设计的系统模块进行修改，直到完全满足要求为止。七段数码管译码器的测试模块源文件如下：;EDA开发软件中，通常VerilogHDL测试模块选用VerilogTestFixture(测试装置)进行编辑，而VHDL测试模块选用VHDLTextBench(测试台)进行编辑。

在XilinxISE13设计套件上，利用ISimSimulator进行仿真得到的仿真波形(部分)如图6.1所示。

进行仿真时，系统模块定义的时间单位与测试模块定义的时间单位要一致，且注意“ps”不要写成“Ps”。;在XilinxISE13设计套件上进行仿真时，点击了有关选项后，系统会自动生成一个测试模块主框架，在此基础上，设计者可以添加内容或激励(可参考9.1.1小节中的步骤9)。

6.1.2分频器测试模块

分频分为偶数倍分频、奇数倍分频、任意倍分频等，它们用VerilogHDL实现的原理基本相同。例如，通过一个模N计数器模块就可以实现偶数倍(2N)分频，即每当模N计数器时钟的上升沿从0开始计数至N?-?1时，输出时钟进行翻转，同时给计数器一个复位信号使其从0开始重新计数，并以此循环，生成偶数倍(2N)分频波形。又如，若要实现奇数倍(2N?+?1)分频，且占空比为X/(2N?+?1)或(2N?+?1?-?X)/(2N?+?1)，则可设计一个模(2N?+?1)计数器模块，即取0～2N?-?1之间一数值X，当计数器时钟的上升沿从0开始计数到X值时输出时钟翻转一次，在计数器继续计数达到2N时，输出时钟再次翻转一次并对计数器置一个复位信号，使其从0开始重新计数，并以此循环，从而生成奇数倍分频波形。

N等于1的2分频器系统模块源??件如下：;在always块中，被赋值的信号都必须定义为reg型，同时定义一个复位信号reset，当reset为低电平时，对电路中的寄存器进行复位。;2分频器的测试模块源文件如下：;6.1.3阻塞赋值与非阻塞赋值的测试模块

在always块中，阻塞赋值可以理解为赋值语句是顺序执行的，而非阻塞赋值可以理解为赋值语句是并发执行的。实际的时序逻辑电路设计中，一般情况下非阻塞赋值语句使用得更多，但有时为了在同一周期实现相互关联的操作，也使用了阻塞赋值语句。(如前所述，在实现组合逻辑的assign数据流描述结构中，无一例外地都必须采用阻塞赋值语句。)

下面通过分别采用阻塞赋值语句和非阻塞赋值语句设计两个看上去非常相似的系统模块blocking.v和non_blocking.v，以及设计测试模块并进行仿真来说明两者之间的区别。

阻塞赋值系统模块的源文件如下：;通过阻塞赋值测试模块和非阻塞赋值测试模块得到的仿真波形如图6.3和图6.4所示，可以直观地观察到两者的区别。;阻塞赋值可理解为在当前的赋值完成前阻塞其他类型的赋值任务，即“一气呵成”、“一步完成”。

第一个时钟变化沿out1得到in=0001值，out2得到in=0001值。begin…end可看成串行执行的一句。

非阻塞赋值可理解为在当前的赋值完成前不阻碍其他类型的赋值任务，即看成“二步完成”：若一个时钟变化沿得到(或求得)值，则下一个同样的时钟变化沿更新值。

always@(posedgeclk)begin…end中等待同一个时钟变化沿的所有非阻塞赋值都是同步的。若第一个时钟变化沿out1得到in=0001值，同时out2得到XXXX值，则下一个同样的时钟变化沿out2更新为in=0001值。begin…end可看成并行执行的两句。;6.1.4序列检测器测试模块

序列检测器有一个输入端X，用于串行输入被检测的二进制序列信号；有一个输出端Z，当二进制序列连续出现4个1时，输出为1，其余情况下均输出为0。例如：

X：1101111110110，

Z：0000001110000。

系统模块的源文件如下：;测试模块的源文件如下：;测试模块设计中的关键是仿真项的添加，以及分别在两个initialbegin…end语句中设置时钟信号和输入信号