Verilog程序设计与EDA(二版) 课件 第4章 组合电路设计.pptx

4.1简单组合电路设计

4.2复杂组合电路设计;4.1简单组合电路设计;简单组合电路功能较少，结构简单。用VerilogHDL对其设计、建模时，可根据实际情况和给定的条件，灵活选用第1章介绍的描述方式。

4.1.1表决电路

用VerilogHDL设计一个少数服从多数的三人表决电路的源文件，最少两人同意时结果才通过，否则结果将被否定。

设输入变量A、B、C分别代表三个人，输出变量Y表示表决结果，同意为1，不同意为0，通过为1，否定为0。

方法1数据流描述

列出表决电路真值表，如表4.1所示。;根据真值表写出输出逻辑表达式并化简得

Y=AB+AC+BC

函数表达式已知，可直接依据表达式用VerilogHDL设计源文件：

;方法3行为描述

用行为描述设计可有更多的方案，其中思路之一是根据真值表写出输出关系式：

ifA+B+C=2,Y=1,elseY=0

依据关系式用VerilogHDL设计源文件：;4.1.2码制转换电路

用VerilogHDL设计一个将8421BCD码转换为余3码的码制转换电路的源文件。

该电路输入为8421BCD码，输出为余3码，因此它是一个四输入、四输出的码制转换电路。依据这两种码制转换关系，可列出真值表(如表4.2所示)。;考虑到8421BCD码不会出现1010～1111这六种状态，因此把它们视为无关项处理