EDA期末复习题试题添加版.docVIP

1、ASIC的中文含义是：专用集成电路

2、CPLD内部含有多个逻辑单元块，每个逻辑单元块相当于一个GAL器件

3、CPLD的一般采用与－或阵列

4、CPLD的中文含义是复杂可编程逻辑器件

5、CPLD的根本结构看成由可编程逻辑宏单元、可编程I/O控制模块和可编程内部连线等三局部组成。

6、FPGA的一般采用查找表结构。

7、复杂可编程逻辑器件的主要有CPLD和FPGA。

8、FPGA的中文含义是现场可编程门阵列

9、FPGA由可编程逻辑块〔CLB〕、可编程互连单元〔I/O〕和可编程互连三种可编程电路和一个SRAM结构的配置存储单元组成。

10、简单可编程逻辑器件的主要有PROM、PLA、PAL、GAL

11、PLD的中文含义是：可编程逻辑器件

12、VHDL的全拼VeryhighspeedintegratedHardwareDescriptionLanguage

13、一个完整的VHDL程序包括库、程序包、实体、结构体和配置

14、“与－或”结构的可编程逻辑器件主要由四局部构成：输入电路、可编程“与”阵列、可编程或阵列、输出电路

15、在VHDL中主要有哪三种重载现象参数类型的重载；参数数目的重载；函数返回类型的重载。

16、在设计中，常常采用的设计方法有直接设计方法、自顶向下和自底向上的设计方法。

17、子程序有即过程〔PROCEDURE〕、函数〔FUNCTION〕两种类型

18.EDA：电子设计自动化19.LAB：逻辑阵列块20.ESB：嵌入式系统块21.FASTTRACK：快速通道22.同步：各个逻辑单元共用一个时钟

23．信号与变量使用时有何区别？〔1〕值的代入形式不同。〔2〕变量值可以送给信号，信号值不能送给变量。〔3〕信号是全局量，变量是局部量。〔4〕操作过程不同。

24．VHDL语言在结构上分为哪几局部？

VHDL语言在结构上一般分为实体〔ENTITY〕与结构体〔ARCHITECTURE〕两大局部。

25.说明端口模式INOUT和BUFFER有何异同点。

答：INOUT：双向端口；BUFFER：输出并向内部反应。INOUT是双向信号，既可输入又可输出。BUFFER是输出并向内部反应。也是实体的输出信号,但作输入用时，信号不是由外部驱动，而是从反应得到。

26.进程如何激活，敏感信号有何要求〔考前须知〕

答：当一个进程的敏感信号值发生变化时，该进程被激活。或当无敏感信号列表时，可通过满足条件的WAIT语句来启动进程语句进程的敏感信号a：是该进程描述的模块的输入信号。B：使用了敏感信号表的进程中不能含有任何等待语句。

四、程序题〔简单，不提供〕

2．用VHDL语言描述一个根本D触发器〔6分〕。

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYdff2IS

PORT(d,clk:INSTDSTD_LOGIC;

q:OUTSTD__LOGIC);

ENDdffe2;

ARCHITECTUREaOFdffe2IS

BEGIN

PROCESS(clk,d)

BEGIN

IFclk’eventANDclk=’1’

q=d;

ENDIF;

ENDPROCESS;

ENDa;

二、完善程序〔注：此处给出完整参考程序，考试时，空出上些行让大家填空，所以一定看懂程序〕在横线上填上恰当的变量或语句

1、用VHDL语言对1位全加器进行描述

如图1位全加器是由二个一位半加器组成，其符号表示为右边的图即f_adder。

LIBRARYIEEE;

USEIEEE.STD.LOGIC_1164.ALL;

ENTITYf_adderIS

PORT(ain,bin,cin:INSTD_LOGIC;

sum,cout:OUTSTD_LOGIC);

END;

ARCHITECTUREstrcOFadder_1bitsIS

COMPONENThalf_adder

PORT(a,b,:INstd_LOGIC;

co,so:OUTstd_logic);

ENDCOMPONENT;

SIGNALco,so,c1:STD_LOGIC;

BEGIN

U0:half_adderPORTMAP(ain,bin,so,co);

U1:half_adderPORTMAP(so,cin,sum,c1);

Cout=coorc1