一种12位100MS_s逐次逼近型ADC的研究与设计.pdfVIP

摘要

集成电路工艺和数字信号处理技术的进步使信息处理越来越倾向于数字化，

而模数转换是获取自然界模拟信息的关键环节，所以模数转换器（AnalogtoDigital

Converter，ADC）的重要性愈发凸显。日益多样化的应用需求给ADC的性能指标

提出了更高的要求，为数字电路而优化的低压先进工艺给模拟电路的设计带来许

多困难，所以工艺兼容性高且低功耗的逐次逼近型ADC（SuccessiveApproximation

RegisterADC，SARADC）近些年备受关注。

基于电荷重分配的SARADC的精度主要受电容失配的影响，速度主要受电容

型数模转换器（CapacitorDigitaltoAnalogConverter，CDAC）的建立速度限制，功

耗则主要来源于电容阵列和比较器。然而电容的匹配精度和ADC的功耗、速度是

相互矛盾的，从而限制了SARADC综合性能的提高。

本文使用了IMCS（InvertedMergedCapacitorSwitching）结构的CDAC以保

证较高的采样精度并实现较低的功耗，冗余位的使用降低了DAC的建立精度要求，

文中详细分析了该结构的功耗特性和电容匹配性要求。基于比较器亚稳态检测的

电容失配校准技术能有效提高ADC的线性度，单位电容的取值可以很小，从而降

低功耗和芯片面积。本文设计了一种具有较高线性度的高速采样自举开关以保证

采样信号的线性度。比较器的精度直接影响ADC的分辨率，本文设计了一种带失

调校准的低噪声两级全动态比较器，文中详细分析了影响其速度、噪声、功耗的主

要因素。为了配合电容失配校准算法，本文设计了一种适用于高速比较器的亚稳态

检测电路。此外，高速低功耗的SAR控制逻辑能优化DAC的建立时间和比较器

的工作时间。

本文使用40nm工艺设计了一种100MS/s采样率的12位高速SARADC。前

仿真结果表明，输入信号满摆幅且频率为0~50MHz时，ADC的ENOB高于11.5

bits，SFDR高于90dB，平均功耗为4.71mW，品质因数为16.3fJ/conv-step。

关键词：逐次逼近，CDAC，失配校准，比较器

ABSTRACT

Theadvancementofintegratedcircuitanddigitalsignalprocessingtechnologiesare

digitizinginformationprocessing.Analog-to-digitalconversionisessentialtoobtain

analoginformationinnature,soAnalog-to-DigitalConverter(ADC)isbecoming

increasinglyimportant.Thediverseapplicationstodayputforwardhigherrequirements

fortheperformanceofADC.Thelow-voltageadvancedtechnologyoptimizedfordigital

circuitsbringsmanydifficultiestothedesignofanalogcircuits.Therefore,Successive-

Approximation-RegisterADC(SARADC)withhighprocesscompatibilityandlow

powerconsumptionhasattractedmuchattentioninrecentyears.

TheresolutionoftheSARADCbasedonchargeredistributionismainlyaffectedby

capacitancemismatch,thespeedismainlylimitedbythesettlingspeedoftheCapacitor

DigitaltoAnalogCon