FPGA设计与应用_大连理工大学中国大学mooc章节课后测试答案期末考试题库2024年.docx

FPGA设计与应用_大连理工大学中国大学mooc章节课后测试答案期末考试题库2024年

引起电路建立时间不足的信号路径称为。

答案:关键路径

关于赋值语句说法不正确的是（）。

答案:连续赋值一般给reg变量赋值

关于if和case语句使用原则说法错误的是（）。

答案:if语句面积大，延迟小；case语句面积小，速度慢。

下列描述中与其它选项不等价的是（）。

答案:c=a?b;

不符合时钟信号分配原则的是（）。

答案:尽量使用时钟双沿触发提高效率

ChipScope软件包含_______、核插入器（CoreGenerator）、分析仪（Analyzer）等组件，支持普通FPGA设计以及