第七章门电路和组合逻辑电路69课件.pptx

第七章门电路和组合逻辑电路延时符

目录Contents延时符第二节组合逻辑电路第一节逻辑门电路第三节常用的组合逻辑电路

第三节常用的组合逻辑电路

第三节常用的组合逻辑电路任务一二进制编码器的设计任务二全加器的设计任务三数值比较器的设计任务四8421BCD码全加器的设计

一、编码器和译码器（一）编码器一般在数字电路中，常用的是二进制编码器。二进制编码是用一个二进制数代码表示特定含义的信息。二进制编码器的结构如图7-30所示。2n个输入信号对应n位二进制码输出。

（一）编码器图7-30二进制编码器结构图

（一）编码器1.3位二进制编码器设计一个二进制编码电路，将8个输入信号I0、I1、I2、I3、I4、I5、I6、I7编码成对应的二进制代码，编码具有唯一性。

1.3位二进制编码器

1.3位二进制编码器逻辑表达式：???

1.3位二进制编码器电路图

（一）编码器2.二-十进制编码器若用二进制编码十进制数，将十进制的十个数码0-9用四位二进制数表示，四位二进制数共有十六种组合状态，可用任意十种组合状态来表示十进制的十个数码，这种编码形式称为BCD码。若取四位二进制数十六种组合状态中的前十种表示0-9数码，给二进制码每一位从高位到低位赋权值，权值大小分别为8，4，2，1。这种编码方式叫8421编码。

2.二-十进制编码器

2.二-十进制编码器逻辑表达式：????

一、编码器和译码器（二）译码器将二进制代码转换成相对应的输出信号的电路。

（二）译码器1.74LS138译码器（3位二进制译码器）?

1.74LS138译码器逻辑表达式：

1.74LS138译码器

1.74LS138译码器

（二）译码器2.74LS139译码器（双2线-4线译码器）其中1A、1B和2A、2B分别是两个独立译码器的2个输入端，1Y0、1Y1、1Y2、1Y3和2Y0、2Y1、2Y2、2Y3分别是两个译码器的4个输出端。

1.74LS138译码器逻辑表达式：

1.74LS139译码器功能表：

1.74LS138译码器

二、加法器（一）半加器半加器是用来实现两个一位二进制数加法运算的器件，所谓半加就是输入不考虑进位的加法，只求本位和。

（一）半加器1.半加器的逻辑状态表

（一）半加器2.半加器的逻辑表达式3.半加器的电路图

二、加法器（二）全加器全加器是用来实现两个一位二进制数加法运算，并能够处理低位进位的器件。

（二）全加器1.全加器的逻辑状态表

（二）全加器2.全加器的逻辑表达式

（二）全加器3.全加器的电路图

（二）全加器4.全加器的应用串行进位二进制全加器：从最低位开始相加，依次将进位传到高位的全加器，从低位到高位依次实现求和。该电路实现简单，但依次传递进位，每一位的求和都不能同步，因此会增加运算时间。

（二）全加器4.全加器的应用超前进位二进制全加器：超前进位加法器不用等着来自低位的进位，每位的进位只和加数、被加数有关。超前进位二进制全加器运算速度快，被广泛使用。

三、数据选择器数据选择器是将多路输入数据中的一路数据进行输出。下面介绍两种典型的数据选择器的基本原理和功能：4选1数据选择器（74LS153）、8选1数据选择器（74LS151）

三、数据选择器?

（一）4选1数据选择器1.功能表

（一）4选1数据选择器2.逻辑表达式

（一）4选1数据选择器3.电路图

（一）4选1数据选择器4.典型集成芯片

三、数据选择器（二）8选1数据选择器8选1数据选择器是从8路输入信号中选择1路信号输出，至少需要3个地址控制信号。

（二）8选1数据选择器1.功能表

（二）8选1数据选择器2.逻辑表达式

（二）8选1数据选择器4.典型集成芯片

四、数值比较器（一）1位数值比较器数值比较器是对两个二进制数进行大小比较的逻辑电路。1位数值比较器，比较两位二进制数的大小，比较器的输出结果有三种情况，AB，AB，A=B。

（一）1位数值比较器1.功能表

（一）1位数值比较器2.逻辑表达式3.电路图

四、数值比较器（二）多位数值比较器当比较多位二进制数据时，先从高位开始比较，若高位相等，再寻找次高位比较，以此类推。下面以2位数值比较器为例，介绍多位数值比较器。

（二）多位数值比较器1.功能表

（二）多位数值比较器2.逻辑表达式

（二）多位数值比较器3.电路图