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同步FIFO设计
1．功能定义：
用16*8RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该
数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由
时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的加以指
示。
2．顶层信号定义：
信号名称I/O功能描述源/目标备注
RstIn全局复位（低有效）管脚
ClkIn全局时钟管脚频率10Mhz;
占空比：50%
Wr_enIn低有效写使能管脚
Rd_enIn低有效读使能管脚
Data_in[7：0]In数据输入端管脚
Data_out[7：0]Out数据输出端管脚
EmptyOut空指示信号管脚为高时表示fifo空
FullOut满指示信号管脚为高时表示fifo满
3．顶层模块划分及功能实现
该同步fifo可划分为如下四个模块，如图1所示：
①器模块（RAM）——用于存放及输出数据；
②读地址模块(rd_addr)——用于读地址的产生；
③写地址模块（wr_addr）——用于写地址的产生
④标志模块（flag_gen）用于产生FIFO当前空满状态。
clkwr_addr[3:0]
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