《EDA技术与设计》 第06章 Vivado 软件应用.pptxVIP

;01;Vivado是FPGA厂商Xilinx公司打造的以IP及系统为中心的新一代设计套件，包括高度集成的设计环境和新一代IC级的设计工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

Vivado也是一个基于AMBAAXI4互联规范、IP-XACTIP封装元数据、TCL脚本语言、Synopsys系统约束(SDC)以及其他有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。;02;首先双击Vivado图标，启动Vivado软件(也可从开始菜单启动),打开Vivado开发工具，进入如图6.1所示界面。

;(1)单击图6.1中的CreateProject图标，弹出新建工程向导界面，如图6.2所示。;工程建立;工程建立;(4)单击Next按钮，弹出如图6.5所示的FPGA目标器件选择对话框。本例开发板选用的FPGA芯片是Artix-7系列中的xc7a35tcsg324-1器件。;(5)单击Next按钮，弹出如图6.6所示的新建工程设置完成界面。;工程建立;设计输入;(2)弹出如图6.9所示向导界面，选择第二项Addorcreatedesignsources,添加或新建设计文件。;设计输入;设计输入;(5)单击OK按钮后，在图6.12中显示新建立的设计文件名称。;设计输入;(7)单击OK按钮，弹出图6.14所示模块输入/输出端口设置完成界面。;设计输入;(9)双击新建文件“displayexam(displayexam.v)”,进入文本编辑界面，如图6.16所示。;(10)在当前的文本编辑界面直接输入相应的VerilogHDL设计代码，如图6.17所示。;(11)直接单击“”或在主菜单选择File→SaveFile,如图6.18所示，保存设计文件。;设计仿真;设计仿真;设计仿真;(7)单击OK按钮，弹出图6.25所示界面。

(8)单击Yes按钮，设置完成后的新建仿真文件模块(本例为displayexamsimu.v)显示在Sources的SimulationSources中，如图6.26所示。;设计仿真;设计仿真;设计仿真;(1)关闭仿真界面。在图6.34所示左侧FlowNavigator中单击SYNTHESIS下的RunSynthesis选项，对工程进行综合。;(2)综合运行之后，弹出图6.35所示界面，如果显示Synthesissuccessfullycompleted,表示综合完全正确，关闭该对话框即可(如果接下来利用Vivado中的I/Oplanning功能进行引脚分配，则不需要关闭该对话框，而是选择第二项OpenSynthesizedDesign。;03;1.第一种方法：利用Vivado中的I/Oplanning功能分配引脚

2.第二种方法：直接新建XDC的约束文件，手动输入分配的引脚;程序下载;程序下载;程序下载;04;概述;概述;