数字电路第五章锁存器和触发器.pptVIP

74HC/HCT373的功能表工作模式输入内部锁存器状态输出LEDnQn使能和读锁存器

（传送模式）LHLLLLHHHH锁存和读锁存器LLL*LLLLH*HH锁存和禁止输出H×××高阻H×××高阻L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。第30页，共56页，星期日，2025年，2月5日5.3触发器的电路结构和工作原理5.3.1主从触发器5.3.2维持阻塞触发器*5.3.3利用传输延时的触发器5.3.4触发器的动态特性第31页，共56页，星期日，2025年，2月5日5.3触发器的电路结构和工作原理1.锁存器与触发器锁存器在E的高(低)电平期间对信号敏感触发器在CP的上升沿(下降沿)对信号敏感在VerilogHDL中对锁存器与触发器的描述语句是不同的第32页，共56页，星期日，2025年，2月5日5.3触发器的电路结构和工作原理主锁存器与从锁存器结构相同1.电路结构5.3.1主从触发器TG1和TG4的工作状态相同TG2和TG3的工作状态相同第33页，共56页，星期日，2025年，2月5日2.由传输门组成的CMOS边沿D触发器工作原理：TG1导通，TG2断开——输入信号D送入主锁存器。TG3断开，TG4导通——从锁存器维持在原来的状态不变。(1)CP=0时:=1，C=0，Q?跟随D端的状态变化，使Q?=D。第34页，共56页，星期日，2025年，2月5日工作原理：(2)CP由0跳变到1:=0，C=1，触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号TG3导通，TG4断开——从锁存器Q?的信号送Q端。TG1断开，TG2导通——输入信号D不能送入主锁存器。主锁存器维持原态不变。第35页，共56页，星期日，2025年，2月5日。2.典型集成电路74HC/HCT74中D触发器的逻辑图第36页，共56页，星期日，2025年，2月5日74HC/HCT74的功能表LHH↑HHHLL↑HHQn+1DCPHH××LLHL××LHLH××HLQDCP输出输入国标逻辑符号74HC/HCT74的逻辑符号和功能表具有直接置1、直接置0，正边沿触发的D功能触发器第37页，共56页，星期日，2025年，2月5日5.3.2维持阻塞触发器1.电路结构与工作原理C置0维持线响应输入D和CP信号根据确定触发器的状态第38页，共56页，星期日，2025年，2月5日4CP=0011DDG1CPQ1G2G3G5Q2Q3SRQ4DG6QQ2、工作原理Qn+1=QnD信号进入触发器,为状态刷新作好准备Q1=DQ4=DD信号存于Q4第39页，共56页，星期日，2025年，2月5日4当CP由0跳变为101DDG1CPQ1G2G3G5Q2Q3SRGQ4DG6QQ100DD在CP脉冲的上升沿，触法器按此前的D信号刷新第40页，共56页，星期日，2025年，2月5日第1页，共56页，星期日，2025年，2月5日2、锁存器与触发器共同点：具有0和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。不同点：锁存器---对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。CPCP第2页，共56页，星期日，2025年，2月5日教学基本要求1、掌握锁存器、触发器的电路结构和工作原理2、熟练掌握SR触发器、JK触发器、D触发器及T触发器的逻辑功能3、正确理解锁存器、触发器的动态特性第3页，共56页，星期日，2025年，2月5日1、时序逻辑电路与锁存器、触发器：时序逻辑电路:概述锁存器和触发器是构成时序逻辑电路的基本逻辑单元。结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。工作特征：时