实验计译显及数字钟电路冬.pptVIP

第1页，共20页，星期日，2025年，2月5日4位二进制同步加计数器表5.21.4计数器161功能表CC40161(74LS161)的逻辑功能清零使能数据输入置数进位置数ET=CTTCTP高电平有效CO=Q3Q2Q1Q0ETCP操作状态0xxx清除10?x预置11?0保持11?1计数教材p161面第2页，共20页，星期日，2025年，2月5日计数器161的时序波形图*同步预置与CP同步，与ET无关第3页，共20页，星期日，2025年，2月5日构成任意进制计数器的方法利用同步预置?置零利用异步清零优点：清零可靠输出没有毛刺！以0－9十进制为例第4页，共20页，星期日，2025年，2月5日构成多位计数器的级联方法串行进位（异步）优点：简单；缺点：相对较慢，易出现毛刺（竞争冒险）！六十进制计数器（0－59）第5页，共20页，星期日，2025年，2月5日六十进制计数器并行进位（同步）－推荐多用优点：速度较快，稳定可靠；缺点：较复杂！构成多位计数器的级联方法2**图中红线很重要，因为同步预置与CP同步，与ET无关。第6页，共20页，星期日，2025年，2月5日特别说明单片计数，推荐同步预置方式，不过有时可能预置和清零都要用上，请自行斟酌。串行级联相对较简单，但出现意料之外同步问题的几率较大。较简单的多级计数电路多采用并行级联。而对于复杂多级计数器电路，一般时序关系紧密的单元电路间多采用单时钟并行级联构成模块，模块间则根据总体时序关系选择全并行或全串行级联；但不要串并行混乱夹杂。实际设计中，复杂计数电路都是先仿真，依据仿真结果确定电路形式，然后做硬件；再根据硬件实际运行情况调整设计或对暂态毛刺做滤波处理，确保暂态不会造成后级误动作。第7页，共20页，星期日，2025年，2月5日LightEmittingDiode(LED)Readout共阴七段显示器教材p137面实验十八第8页，共20页，星期日，2025年，2月5日七段显示译码器CC4511管脚定义TopView7段数码管定义表5.18.1CC4511功能表灯测试灭灯锁存4511不显9以上数据。实验箱上的74XX显示:Q3?Q0?Q1?Q2?BCD-to-7SegmentLatch/Decoder/Driver第9页，共20页，星期日，2025年，2月5日4511标准译码显示电路Q3Q2Q1Q0公共限流电阻－200W会亮些第10页，共20页，星期日，2025年，2月5日实验内容和要求设计并组装六十进制计数、译码、显示电路。现场验收—演示功能，CP为3HzTTL-OUT；记录波形：CP为1kHz正方波，观测并记录六进制计数器(即十位)输出Q0、Q1、Q2的波形，波形图应能正确展示它们的时序关系。*观测波形的方法？－上次讲的触发设置不要忘光了第11页，共20页，星期日，2025年，2月5日单人必作任务：计小时为00～23；计分钟为00～59；校时－可快速计时；选做任务：定时分提醒。双人联合必作：计时、分、秒，对时分快速校时，定时分秒提醒；选做任务：仿电台报时。自行设计小时计数级联控制部分：00~09~10~19~20-21-22-23-00－设计关键之一。谨慎处理同步异步级联设计，若异步暂态能从显示电路上看到就不符合要求！！完成后申请检查；检查通过后电路会立即拆掉。延伸实验－简易数字钟MSI硬件设计第12页，共20页，星期日，2025年，2月5日简易数字钟硬件设计单人要求外信号发生器简易定时提醒：7时54分亮灯－数码管上小数点，持续6分钟。时时时分分分选做第13页，共20页，星期日，2025年，2月5日简易数字钟双人联合要求简易定时提醒：xx时xx分00亮灯，持续1分钟选做内容简易仿电台报时功能：在59分51秒、53秒、55秒、57秒、59秒时各发出一次高电平信号，持续1秒钟，点亮发光二极管（数码管小数点），结束时刻即为整点。必做内容注意布局和共地共电源问题第14页，共20页，星期日，2025年，2月5日书面报告：规范画出数字钟整体电路原理图，标明芯片引脚号。描述电路模块级工作原理。p145面思考题1；p168面思考题1，2。本实验具体电路可以参考（也只