《数字系统设计基础》课件第7章.pptVIP

//产生时钟50Hz

always#10clk=~clk;



initial

begin

clk=0;

rst_n=0;

#10rst_n=1;

endinitial

begin

repeat(20)@(negedgeclk);sign=1′b1;

repeat(9000)@(negedgeclk);sign=1′b0;



repeat(20)@(negedgeclk);sign=1′b1;

repeat(9000)@(negedgeclk);sign=1′b0;



repeat(20)@(negedgeclk);sign=1′b1;

repeat(9000)@(negedgeclk);sign=1′b0;



#600000$stop;

end

endmodule